04a.Schaltverhalten von CMOS-Invertern.Hinkel

Name
Matrikelnummer
Studiengang
Fachsemester
Emailadresse
Peter Hinkel
74302
Informatik Diplom
3
[email protected]
Proseminar - Statische CMOS Schaltungen
Thematik: Schaltverhalten von CMOS Invertern
Prof. Dr. Eberhard Zehendner
Institut für Informatik
Fakultät für Mathematik und Informatik FSU Jena
Bearbeitungsdatum: 27.05.2005
SS 2005 FSU Jena
1
Aufgabenstellung
Anhand eines bestimmten Abschnittes aus dem englischsprachigen Buch
„CMOS Logic Circuit Design“ von John P. Uyemura soll in ein spezielles Teilgebiet der
Informatik eingeführt werden, das durch selbstständiges Arbeiten präsentiert und
wissenschaftlich ausgearbeitet werden soll.
Die Teilnehmer dieses Proseminars bekommen jeweils eine bestimmte Thematik zugewiesen,
wobei die Vorträge in chronologischer Reihenfolge aufeinander aufbauen.
Diese Ausarbeitung beschäftigt sich mit dem Schaltverhalten von CMOS Invertern.
Ihr liegen im Wesentlichen die Seiten 113-125 des oben genannten Buches zu Grunde. Alle in
diesem Text verwendeten Grafiken und Formeln entstammen diesem Abschnitt und werden
deshalb im folgenden Kontext nicht explizit unter Angabe ihrer Quelle erneut erwähnt.
2
Inhaltsübersicht
1.
Inverterschaltkreis Charakteristiken (Inverter Switching Characteristics)
2. Schaltintervalle (Switching Intervals)
2.1. Schaltintervall High-to-Low Time
2.2. Schaltintervall Low-to-High Time
3.
Maximale Schaltfrequenz (Maximum Switching Frequency)
4.
Durchschalteffekte bei der Spannungstransfercharakteristik
(Transient Effects on the VTC)
5.
RC Modellierung (Resistor-Capacitor Modelling)
6.
Die Weiterleitungsverzögerung (Propagation Delay)
7.
Gebrauch der Stufen-Eingang Wellenform (Step-Input Waveform)
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1. Inverterschaltkreis Charakteristiken
Um Datendurchsatzraten zu berechnen, nutzt man die so genannten Durchschaltzeiten (transient
switching times). Diese sind ebenfalls wichtig für das Systemschaltverhalten (system timing).
Die Schaltzeiten werden von zwei Schaltkreiseigenschaften bestimmt.
Zum einen das Transistorstromflussniveau und zum anderen von parasitären Kapazitäten.
Beide Größen sind abhängig vom Chipdesign und wirken sich empfindlich auf das
Seitenverhältnis (aspect ratio) des Transistors, die Anordnungsgeometrie (layout geometry) und
das logische Routen aus.
Um das Grundproblem zu modellieren, wird die Ausgangskapazität Cout eingeführt (» Bild 3.9).
Sie stellt die absolute Kapazität beim Ausgangsknoten dar und besteht aus Beträgen des
MOSFET und dem externen Netzwerk.
Cout ist ein LTI-Wert (linear time-invariant), wodurch geschlossene formale Ausdrücke für die
analytischen Berechnungen möglich werden, welche den Inverter charakterisieren.
Des Weiteren kann man weitere Probleme verdeutlichen, die das CMOS Design im Allgemeinen
beeinflussen.
Es sei darauf verwiesen, dass Cout sowohl lineare als auch nicht lineare (spannungsabhängige)
Terme beinhaltet.
4
2. Schaltintervalle
Die Schaltleistung von digitalen CMOS Schaltungen wird charakterisiert durch das Zeitintervall
um den Kondensator (Cout) an den Ausgangsknoten aufzuladen bzw. zu entladen.
CMOS Inverter benutzen Transistoren um den Stromfluss zwischen der Stromversorgung Mp
(power supply) und der Masse Mn (ground) zu gewährleisten. Alle Schaltzeiten werden durch
das Stromniveau und dem Wert von Cout bestimmt. Im » Bild 3.10 ist eine Grafik abgebildet, die
die Ein-/Ausgangsspannung eines Inverters als Funktionen der Zeit darstellt.
Die Eingangs-Wellenform (waveform) Vin(t) wurde verwendet um eine idealisierte
Stufencharakteristik (step characteristics) zu erhalten.
Hierdurch werden Berechnungen vereinfacht und außerdem bietet sie eine gute Standardreferenz.
Man unterscheidet im Folgenden zwei Fälle.
Im ersten Fall ist die Eingangsspannung niedrig, also Vin = 0V.
Die Ausgangsspannung ist folglich hoch und liegt auf dem Niveau der Betriebsspannung
(Vout = VDD).
In diesem Fall ist das nFET abgeschaltet (cutoff), während das pFET aktiv ist und die
Verbindung zu Mp leistet. Cout wird auf die Endspannung Vout = VDD in charakteristischer Zeit
aufgeladen, der sog. output low-to-high-time tLH.
Im zweiten Fall ist das Verhalten genau umgedreht.
Die Eingangsspannung ist hoch (Vin = VDD) und jetzt ist das nFET aktiv, während sich das pFET
im cutoff Zustand befindet. Cout entlädt sich durch Mn und die Ausgangsspannung verfällt auf
den Endwert von Vin = 0V (= Vout). Man bringt diese Schaltzeit in Verbindung mit dem Abklang
(decay), der sog. output high-to-low-time tHL.
An dieser Stelle soll noch einmal kurz auf die Wichtigkeit der beiden Schaltzeiten eingegangen
werden. Erstens repräsentieren sie die Zeiten, die für den Ausgang notwendig sind um sich auf
einen Endwert als Reaktion auf die Veränderung der Eingangsspannung einzustellen und
zweitens stellen sie Begrenzungsfaktoren eines digitalen CMOS Logikschaltkreises dar.
Beide Größen tLH und tHL sind als verschieden zu betrachten. Jede von ihnen ist von nur einem
FET abhängig. Voraussetzung ist allerdings die Stufeneingangsspannung.
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2.1. Schaltintervall High-to-Low Time
Die Berechnung dieses Schaltintervalls wird durch Nutzung des Teilschaltkreises
im » Bild 3.11a verdeutlicht.
Es beschreibt das Zeitintervall, welches benötigt wird für Cout sich durch den n-Kanal MOSFET
Mn zu entladen, während Mp abgeschaltet ist.
An dieser Stelle sei erwähnt, dass tHL auch als Fallzeit (fall time) tf bezeichnet wird, da es die
Zeit für den Abklang des Ausganges angibt um sich von Logikzustand 1 auf 0 zu ändern.
Die unten stehende Kondensatorgleichung beschreibt den Entladungsprozess.
I Dn = − C out
dVout
dt
Als Anfangsbedingung gilt Vout(t=0) = VDD.
Das Minuszeichen kommt daher, weil der Strom den positiven Pol (terminal) verlässt.
Mn ist zu Beginn gesättigt.
βn
dV
( VDD − VTn )2 = −Cout out
2
dt
Die Integration ergibt einen linearen Abfall der Zeit.
Vout ( t ) = VDD −
βn t
2Cout ( VDD − VTn )
2
Diese Funktion ist gültig bis zu der Zeit t0, wenn die Ausgangsspannung auf Vout = (VDD – VTn)
fällt und das MOSFET in die ungesättigten Leiterregionen eintritt (» Bild 3.11b)
6
Der Wert von t0 wird in folgender Gleichung gefunden:
Vout ( t 0 ) = VDD −
βn t 0
2C out ( VDD − VTn )
2
, t0 =
= VDD − VTn
2Cout VTn
βn (VDD − VTn ) 2
Für Zeiten t ≥ t0 beschreibt folgende Differentialgleichung die Entladung (nFET ungesättigt).
βn ⎡
2
⎤ = −Cout dVout
2
V
−
V
)V
−
V
DD
Tn
out
out
⎦
2 ⎣
dt
(
)
−( t − t 0 )
⎡
⎤
τn
⎢ 2e
⎥
=
−
V
t
V
V
(
)
(
)
out
DD
Tn
⎢
−( t − t 0 ) ⎥
=>
⎢ 1 + e τn ⎥
⎣
⎦
τn =
Cout
βn ( VDD − VTn ) ist die Zeitkonstante für die Entladung des Schaltkreises.
Der Wert von tHL wird gewöhnlich definiert zwischen den 10% und 90% der Spannungen
V0 und V1 für einen Full-Rail Ausgang CMOS Schaltkreis.
Folgende Darstellung ist auch möglich V0 = 0.1VDD , V1 = 0.9VDD
V1
t HL
dVout
=Cout ∫
+ Cout
I
( VDD − VTn ) Dn ( sat )
( VDD − VTn )
∫
dVout
I Dn ( non −sat )
V0
oder durch Bestimmung des benötigten Zeitintervalls von den oben stehenden Gleichungen:
t HL
⎛ 2 ( VDD − VTn ) ⎞
2 ( VTn − V0 )
=
+
− 1⎟
s
ln
⎜
= s n τn mit n
V0
( VDD − VTn ) ⎝
⎠
sn ist ein spannungsabhängiger skalierender Multiplikator. Der erste Term der Gleichung
repräsentiert die Zeit, wenn Mn saturiert ist, der zweite die ungesättigte Leitung.
Durch Definition der Zeitkonstante gilt folgende Gleichung:
τn = R n Cout
in der R n =
1
βn ( VDD − VTn )
Diese repräsentiert einen äquivalenten LTI-Wert für den Drain-to-Source Widerstand.
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Die hier betriebene Analyse bietet den Vorteil einer Faustregel für viele Schaltkreisleistungsabschätzungen, die realistischer als der Bestfallwert im einfachen RC Schaltkreis sind,
der im Abschnitt 5 anschließend noch besprochen wird.
ACHTUNG! Das Konzept des MOSFET Widerstandes ist mit Vorsicht zu betrachten, da diese
von Natur aus nicht-lineare Bauteile darstellen, wohingegen Widerstände gewöhnlich als linear
gelten.
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2.2. Schaltintervall Low-to-High Time
tLH wird auch als Anstiegszeit (rise time) tr bezeichnet oder manchmal auch tch.
In diesem Fall befindet sich Mn in cutoff, während Mp von der Stromversorgung aus leitet
(» Bild 3.12a).
tLH beschreibt das Zeitintervall, welches benötigt wird für Cout sich durch Mp aufzuladen.
In der Logik ändert sich der Zustand von 0 auf 1.
Die Aufladung wird in folgender Gleichung beschrieben:
I Dp = − Cout
dVout
dt
Als Anfangsbedingung gilt: Vout(t=0) = 0V
Weiterhin ist Mp zu Beginn gesättigt.
Die Integration ergibt folgende Gleichung,
Vout ( t ) = VDD −
(
βp t
2Cout VDD − VTp
)
2
die solange gültig ist bis zu dem Zeitpunkt t1, wenn Vout(t=1) = |VTp| und folg. Gleichung gilt:
t1 =
2Cout VTp
βp (VDD − VTp ) 2
Illustriert ist dies in » Bild 3.12b.
Für Zeiten t ≥ t1 gilt die Differentialgleichung (Mp ungesättigt)
(
Vout ( t ) = VDD − VTp
)
⎡ −( t − t 0 ) ⎤
⎢ 2e τp ⎥
Cout
⎢
−( t − t 0 ) ⎥
in der τp =
βp VDD − VTp
⎢
⎥
τp
+
1
e
⎣
⎦
(
)
9
die Zeitkonstante ist für die Aufladung des Schaltkreises darstellt.
Wenn man tLH als die Zeit definiert um Cout aufzuladen von V0 (10% Grenze) auf V1 (90%
Grenze) folgt daraus:
t LH = s p τ p
mit s p =
(
2 VTp − V0
(V
DD
− VTp
) + ln ⎛⎜ 2 ( V
) ⎜⎝
DD
− VTp
V0
) − 1⎞⎟
⎟
⎠
sp ist hierbei der Multiplikator für dieses Zeitintervall.
Zu bemerken ist folgendes: tLH und tHL besitzen die gleiche Formel, bis auf den Unterschied dass
die pFET Parameter anstatt der nFET Werte erscheinen. Ursache liegt in der komplementären
Symmetrie der Schaltung.
Der pMOS Widerstand kann folgendermaßen approximiert werden
Rp =
(
1
β p VDD − VTp
)
, so dass
τp = R p Cout
die Ladezeitkonstante darstellt.
Rp und Rn verhalten sich umgekehrt proportional zum Seitenverhältnis (W/L).
Dies bedeutet durch Vergrößerung des Seitenverhältnisses wird der entsprechende Widerstand
verringert.
Auch an dieser Stelle sollte erwähnt werden, dass die hier betriebene Analyse den Vorteil einer
Faustregel für viele Schaltkreisleistungsabschätzungen bietet, die realistischer als der Bestfallwert
im einfachen RC Schaltkreis sind, der im Abschnitt 5 anschließend noch besprochen wird.
ACHTUNG! Das Konzept des MOSFET Widerstandes ist mit Vorsicht zu betrachten, da diese
von Natur aus nicht-lineare Bauteile darstellen, wohingegen Widerstände gewöhnlich als linear
gelten.
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3. Maximale Schaltfrequenz (Maximum Switching Frequency)
Die Summe der Durchschaltzeiten (transient times) tHL + tLH stellt das Minimum der Zeit dar,
damit ein Gate einen kompletten Schaltzyklus durchläuft.
Um ein Beispiel zu geben, soll ein logischer 1 Wert zu einem logischen 0 Wert und anschließend
wieder zu einem logischen 1 Wert geändert werden.
Man leitet danach die Definition für die maximale Schaltfrequenz ab.
f max =
1
1
=
t HL + t LH s n τ n + s p τ p
Sie definiert die maximale Frequenzrate in dem Gate.
Beim Systemdesign (system design) wird fmax durch das langsamste Gate repräsentiert.
Die Abbildung » Bild 3.13 illustriert die Bedeutung von fmax für den Inverter.
Dies ist vor allem wichtig für komplexere Logic Gates.
Für Signalfrequenzen f < fmax hat der Ausgang genügend Zeit um auf Veränderungen
des Einganges zu reagieren (» Bild 3.13a).
Hingegen hat die Schaltung für Signalfrequenzen f > fmax nicht genügend Zeit um auf
das Aufladungs- bzw. Entladungsereignis zu reagieren (» Bild 3.13b).
Das Ausgangssignal besitzt hier nur eine begrenzte Amplitude, was zu einem logischen Fehler
führen kann.
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4. Durchschalteffekte bei der Spannungstransfercharakteristik
(Transient Effects on the VTC)
VTC bedeutet Voltage Transfair Characteristic und ist definiert als DC(Gleichstrom)Transferkurve.
» Bild 3.14 zeigt ein paar Verläufe von Kurven von Durchschalteffekten.
Dies entspricht der Vereinigung des Durchschaltverhaltens (transient behaviour manifest) von
Vout(t) und Vin(t) durch Elimination der Zeit t als Variable.
Für niedrige Schaltfrequenzen erhält man die „gewöhnliche“ Kurve, die das DC Verhalten
widerspiegelt. Bei Erhöhung der Signalfrequenz zeigt das Verhalten von Vout als Funktion von
Vin eine Änderung in der Reaktion des Netzwerkes.
Falls die Schaltfrequenz den Wert fmax überschreitet, kann der Schaltkreis nicht auf den
sich schnell ändernden Eingang reagieren (Vout ≠ 0V) (» ähnlich wie in Bild 3.13)
Die DC Charakteristik ist nur von begrenztem Gebrauch, bietet aber nützliche Informationen für
stabile Eingangszustände.
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5. RC (Resistor-Capacitor) Modellierung
Die RC-Modellierung wird genutzt um Abschätzungen erster Ordnung zu erhalten.
Im » Bild 3.15a erkennt man, dass die MOSFETs durch Widerstandsschalter ersetzt wurden. Ein
MOSFET in cutoff wird als offener Schaltkreis dargestellt, ein aktiver MOSFET hingegen durch
einen geschlossenen Schalter in Reihe mit einem parasitären drain-source Widerstand.
Der nFET Äquivalenzwiderstand wird angedeutet durch Rn, und der pFET als Rp.
Dieser Logikschaltkreis basiert auf der Aufladung / Entladung von Cout durch
den jeweils angebrachten Widerstand.
Im » Bild 3.15b sind die Zustände der Schalter zusammengefasst.
Sie zeigen natürlich das gleiche Verhalten wie MOSFETs.
Falls G=0, ist der Schalter SWp geschlossen und SWn geöffnet, falls G=1 dann eben umgekehrt.
Man betrachtet nun den ladenden Schaltkreis. (Vin ≈ 0V, Mp ist ON und Mn ist OFF)
Dabei wird der schlechteste Fall untersucht (Vout(t=0) = 0V).
−t
⎛
⎞
τp
Vout (t) = VDD ⎜1 − e ⎟ , τp = R p Cout ist die Zeitkonstante.
⎜
⎟
⎝
⎠
Da ein MOSFET ein nicht lineares Bauteil ist, kann Rp nur angenähert werden.
Der Wert des Widerstandes ist im besten Fall der, wenn sich Mp im gesättigten Zustand befindet.
An dieser Stelle bedeutet bester Widerstand den kleinsten, da dies zu der schnellen
Spannungsveränderung führt.
Mit der Drain-Source Spannung von VDD, wird der pMOS angenähert durch:
Rp =
2VDD
VSD
=
I D,sat βp VDD − VTp
(
)
2
In der Praxis wird aber das Ergebnis der Stromflussanalyse benutzt.
13
Rp =
(
1
βp VDD − VTp
)
(gleichwertiger Widerstand)
Das Entladungsereignis wird auf ähnliche Weise errechnet (Vin > (VDD-|VTp)|, Mn ist On, Mp ist
OFF).
−t
⎛
⎞
Vout (t) = VDD ⎜1 − e τn ⎟ (Approximierung der Ausgangsspannung)
⎜
⎟
⎝
⎠
Die Anfangsbedingung ist Vout(0) = VDD und die Entladungszeitkonstante ist gegeben als
Rn =
τn = R n Cout , so dass
VDD
2VDD
=
2
I D,sat
β n ( VDD − VTn )
den besten Fall für den Wert vom nMOS drain-source Widerstand angibt.
Wiederum ist es in der Praxis eher üblich folgenden Ausdruck für den nFET Widerstand zu
verwenden, da dieser auf einer exakteren Analyse basiert.
Rn =
1
β n ( VDD − VTp )
Exponential Modelle bieten Abschätzungen 1. Ordnung zur Berechnung der Gate
Verzögerungen. Vereinfachte Netzwerke basierend auf RC Zeitkonstanten sind nützlich um
Hochleistungsdesigns zu bewerten und geben auch wertvolle Einblicke in die Operationen.
Logikwerkzeuge basieren meistens auf diesem Typ des Schaltnetzwerkes.
Zu bemerken ist, dass Schaltzeiten bei Nutzung der exponential Abschätzungen durch die
Definition des Anfangs- und Endpunktes der Spannung berechnet werden.
Man betrachte jetzt tHL, welches den Fall von 0.9VDD und 0.1VDD angibt.
Durch den exponentiellem Abfall, den die Zeit tx benötigt für die Spannung um von
VDD auf einen beliebigen Wert Vx abzufallen ergibt sich:
⎡V ⎤
t x = τn ln ⎢ DD ⎥
⎣ Vx ⎦
Eine Abschätzung von tHL kann gegeben werden durch
⎡ VDD ⎤
⎡ VDD ⎤
⎥ − τn ln ⎢
⎥ = τn ln [9] oder t HL ≈ 2.2τn
⎣ 0.1VDD ⎦
⎣ 0.9VDD ⎦
t HL = t 0.1 − t 0.9 = τn ln ⎢
Analog ergibt sich
t LH ≈ 2.2 τ n .
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Zu erwähnen bleibt noch die maximale Schaltfrequenz bei dieser Art der Annäherung:
f max ≈
0.45
( τn + τp )
Mit Hilfe von mit einfachen Ausdrücken ersetzt die exponentielle Annäherung die
Skalierungsfaktoren sn und sp durch eine Konstante.
sn und sp hängen von Mp (Stromversorgung) und der Schwellspannung (threshold voltage) ab
im Gegensatz zum Faktor ln(9) der sich aus obigen Gleichungen ergibt.
Beide Resultate sind von einander verschieden, jedoch besitzt letzteres Ergebnis eine höhere
Genauigkeit.
Individuelle Schaltkreise können deshalb akkurater charakterisiert werden durch Beschreibung
der Bauteil-Leistungseigenschaften in Verbindung mit den Ergebnissen der Computer
Simulation. Obwohl dies mehr Aufwand bedeutet, ist Gate-Level Optimierung notwendig für
spezielle Schaltkreise, ASIC Cell Design und Transistor Network Arrays.
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6. Die Weiterleitungsverzögerung (Propagation Delay)
Logische Verzögerungen durch ein Gate werden zweckmäßigerweise durch die Propagation
Delay Time tP beschrieben.
Dabei ist tP die Durchschnittszeit für die Ausgabe um auf Änderungen im
Eingabelogikzustand zu reagieren.
tP =
( t PHL + t PLH )
2
In obiger Gleichung spiegeln tPHL und tPLH die Weitergabeverzögerung für einen
High-to-Low und einen entsprechenden Low-to-High Transistor wieder.
Man definiert die 50% Spannungsgrenzen als V1/2 = 0.5VDD .
Dann wird tPHL und tPLH definiert durch die Zeitintervalle zwischen der
Ein- und Ausgangsspannung wie im » Bild 3.16 zu sehen ist.
High-to-Low Propagation Delay repräsentiert die benötigte Zeit für den Ausgang
um von VDD auf VI zu fallen.
Zur Vereinfachung der Berechnung nutzt man folgende Approximation VI ≈ (VDD/2), was zu
folgendem Basisintegral führt.
VDD
t PHL
dVout
=Cout ∫
+ Cout
I
( VDD − VTn ) Dn ( sat )
( VDD − VTn )
∫
( VDD / 2 )
dVout
I Dn ( non −sat )
Nach der Auswertung erhält man t PHL = s n ' τ n , wobei τn = R n Cout die Zeitkonstante
⎡ 2VTn
⎤
⎛ 4(VDD − VTn ) ⎞
s
'
=
+
ln
− 1⎟ der neue Skalierungsfaktor ist.
⎢
⎥
⎜
darstellt und n
VDD
⎢⎣ ( VDD − VTn ) ⎥⎦
⎝
⎠
16
Der Wert von tPLH wird auf die gleiche Weise berechnet mit t PLH = s p ' τ p , in der
⎡ 2V
Tp
sp ' = ⎢
⎢ VDD − VTp
⎣
(
)
⎤
⎛ 4(VDD − VTp ) ⎞
⎥ + ln ⎜
− 1⎟ den Skalierungsfaktor angibt.
⎜
⎟
⎥
VDD
⎝
⎠
⎦
Wenn man diese Ausdrücke kombiniert ergibt sich die gesamte Propagation Delay:
tP =
1
( s n ' τn + s p ' τp )
2
Wiederum sind die Zeitkonstanten τn und τ p die wichtigen Faktoren. Falls eine der beiden
Zeiten tPHL oder tPLH die andere dominiert, benutzt man diese oft für den Wert von tP anstatt des
Durchschnittswertes, weil dieser realistischer ist.
Das RC Modell kann genutzt werden um einfachere Abschätzungen für die Propagation Delay zu
erhalten. Man berechnet tPHL durch
⎡ VDD ⎤
⎥ = τn ln(2)
⎣ 0.5VDD ⎦
t PHL = t 0.5 = τn ln ⎢
und auf ähnliche Weise ergibt sich tPLH zu:
t PLH = τp ln(2)
Schließlich erhält man die Propagation Delay:
tP =
( t PHL + t PLH ) ≈ 0.693
2
(τ
n
+ τp ) als eine erste Abschätzung.
Es bleibt zu beachten, dass diese exponentielle Annäherung von symmetrischen Rise/Fall-Zeiten
ausgeht und der Multiplikator ln(2) ≈ 0.693 ist.
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7. Gebrauch der Step-Input Waveform (Stufen-Eingang Wellenform)
Die Ergebnisse dieser Ausarbeitung basieren auf der Annahme, dass die Step-Input Waveform
eine Stufencharakteristik aufweist. Natürlich entspricht das nicht der Realität, stellt aber eine
ideale Annäherung dar.
Im » Bild 3.17a kann man 2 kaskadierte Inverter sehen, die die Problematik verdeutlichen.
Die Eingangsspannung Vin(t) am zweiten Inverter, ist die gleiche wie die am Ausgang des ersten
Inverters, weshalb diese keine stufenweise (step-like) Charakteristik vorweisen kann.
Den dazu passenden Graphen (waveform) zeigt » Bild 3.17b.
Obwohl man die Reaktion des Schaltkreises anhand realistischerer, aber auch „unsauberer“
Gleichungen für Vin(t) analysieren kann, ist dies eher eine akademische Übung wegen der
verwendeten Näherungen, die in den Bauteilgleichungen und parasitären Elementen vorkommen.
Für präzise Berechnungen sollte daher ein Schaltkreissimulator verwendet werden.
Mit Hilfe der Step-Input Analyse ist es trotz ihrer Beschränkungen möglich Abschätzungen
1. Ordnung der eigentlichen Reaktion in einem realen Schaltkreis zu erhalten. Die Wichtigkeit
liegt aber in den Gleichungen, die eine Basis für das Design von Schaltkreisen liefern, mit denen
man Änderungen bei Designwiederholungen „verfolgen“ kann.
Um ein Beispiel zu geben, soll auf die Veränderung des Seitenverhältnisses im Transistor eines
Inverters eingegangen werden.
Die Analyse der neuen Schaltung erfolgt durch Verwendung der einfachen Gleichungen. Das
Resultat, also die neu berechneten Werte, werden sehr nahe an den von uns zu beobachtenden
Unterschieden liegen, wenn man das neue Design simuliert.
Alle in dem Buch von Uyemura beschriebenen Schaltkreise können charakteristisch
auf diese Weise berechnet werden und nicht nur der einfache Inverter.
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Eine Ausnahme bildet allerdings die Propagation Delay Time tP.
Das » Bild 3.18 zeigt die endlichen Rampen Vin(t), welche wichtig für die Bestimmung der Werte
tPHL und tPLH sind, da diese zwischen der 50% Grenze von Vin und Vout berechnet werden sollten.
Das heißt man erwartet einen größeren Fehler bei der Berechnung von tP mit der
step-input waveform. Trotzdem bleibt es immer noch sinnvoll erst Abschätzungen der
Verzögerungszeit anzustellen.
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Literaturverweise/Quellenverzeichnis
Bücher:
Holger Göbel, Einführung in die Halbleiter-Schaltungstechnik, Springer-Verlag 2005, Berlin
(http://smile.unibw-hamburg.de/smile/toc.htm)
Kurt Hoffmann, Systemintegration, Oldenbourg 1993
John P. Uyemura, CMOS Logic Circuit Design, Kluwer 1999
Internet:
http://olli.informatik.uni-oldenburg.de/weTEiS/
Transistortutorium von der Universität Oldenburg
Stand: 2005-05-26
http://smile.unibw-hamburg.de/smile/toc.htm
Tutorium - Funktionsweise des MOS-Transistors
Stand: 2005-05-26
http://www.wikipedia.org
Wikipedia Internet Enzyklopädie
Stand: 2005-05-26
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