n - Fakultät für Mathematik und Informatik

Björn Fröhlich
Matrikelnummer 73981
Dipl. Informatik
3. Fachsemester
[email protected]
CMOS-NOR-Gatter
Proseminar: Statische CMOS-Schaltungen
Prof. Dr. Eberhard Zehendner
Institut für Informatik
Fakultät für Mathematik und Informatik
FSU Jena
SS 2005
Jena den 01.08.2005
Inhaltsverzeichnis
1. CMOS NOR
02
1.1. Aufbau
02
1.2. Gleichstrom Transfer Charakteristik
03
1.3. Transiente Eigenschaften
05
1.3.1. Ausgangsentladezeit
06
1.3.2. Ausgangsladezeit
06
1.4. Design
07
1.5. CMOS NOR mit mehr als zwei Eingängen
08
2. Vergleich zwischen CMOS-NOR und CMOS-NAND
09
3. Layout von NAND und NOR
10
4. Quellenverzeichnis
11
5. Anhang
12
1
1. CMOS NOR1
Das NOR stellt die Negation des booleschen OR dar:
A
B
AB
AB
0
0
0
1
0
1
1
0
1
0
1
0
1
1
1
0
Wertetabelle für OR und NOR2.
Abb. 1: Schaltsymbol für NOR3
Nach den de Morganschen Regeln gilt auch:
f = AB= A⋅B
1.1. Aufbau
Bei einem NOR mit 2 Eingängen (NOR2 Gatter) brauchen wir je 2 p-FETs und
n-FETs. Das p-FET Logic Array enthält die in Reihe geschalteten p-FETs und das
n-FET Logic Array enthält die parallel geschalteten n-FETs. Eine Ausgangsspannung
liegt also nur an, wenn beide p-FETs auf Durchgang geschaltet sind und dies ist nur
der Fall wenn beide Eingangsspannungen gegen 0V gehen.
1
2
3
John P. Uyemura - „CMOS Logic Circuit Design“ Kluwer 1999 S 206 ff
Aus Mitschrift der Vorlesung Computertechnik WS03/04 Dr. W. Koch Uni Jena
Eigene Zeichnung nach Vorlage aus Uyemura S 206
2
Abb. 2: Schaltung für ein CMOS-NOR-Gatter und entsprechende Wertetabelle für
die Spannungen4.
Zum Beweis stellen wir uns vor, dass bei VDD eine logische 1 anliegt und bei der
Masse eine logische 0.
Es würde dann folgende Gleichung gelten:
g= A⋅B⋅1 AB⋅0= A⋅B= AB
Somit kann NOR in CMOS dargestellt werden.
1.2. Gleichstrom Transfer Charakteristik
Die Behauptung, dass die Ausgangsspannung ( V out ) gleich der Betriebsspannung
( V DD ) ist, gilt nur, wenn beide Eingangsspannungen ( V in,A und
V in,B ) 0V
sind. Von Interesse ist nun, was passiert wenn eine oder beide Eingangsspannungen
erhöht werden. Anhand der Abbildung 3 lässt sich erkennen, dass in jedem der drei
Fälle eine vollkommen eigene Charakteristik zustande kommt.
4
Uyemura S 206
3
Abb. 3: VTC (Voltage transfer Characteristic) der CMOS NOR2 Schaltung5
Es ergeben sich folgende Gleichungen für die Midpoint Spannung V I :
(Herleitungen sind im Anhang zu finden)
V DD −|V Tp |
V I=


n
V
 p Tn

1 n
p
für das Umschalten von Eingang A (B bleibt 0V)
Es fällt auf, dass für das Umschalten von Eingang A genau dieselbe Gleichung
herauskommt wie für den Inverter6. Ein p-FET wird geschlossen (der zweite p-FET
spielt da keine Rolle mehr) und ein n-FET geöffnet. Da der zweite n-FET
geschlossen bleibt entlädt sich der Ausgang nur über einen n-FET und somit entsteht
die gleiche Charakteristik.
V DD −|V Tp |2
V I=
12


n
p
n
V
 p Tn
für simultanes Umschalten beider Eingänge7
Beim simultanen Umschalten beider Eingänge ist die 2 vor dem Wurzelterm

n
p
der einzige Unterschied zum Inverter bzw. zum Umschalten von Eingang A. Dies
liegt daran, dass der Ausgang nun über beide n-FETs entladen werden kann.
5
6
7
Digital bearbeitete Vorlage aus Uyemura S 208
Vgl. Uyemura Inverter
Uyemura S 208f
4
Anhand der Abbildung 3 ist zu erkennen, dass beim Umschalten von B (wenn A=0
bleibt) eine etwas andere Charakteristik herauskommt:
V I 1/2 =

 p V Tp −n V Tn
V −V Tn
für das Umschalten von Eingang B
  p n Tp
 p −n
 p−n 2
Der Unterschied ist so zu erklären, das bei letzterem Fall der geschaltete p-FET
ungesättigt ist und sich somit eine etwas andere Gleichung für die Stromstärke bei
den p-FETs ergibt.
1.3. Transiente Eigenschaften
Abb. 4: entstehende Kapazitäten8
Aus Abbildung 4 lässt sich die Ausgangskapazität C Out ableiten:
C out =C FET C L wobei C FET und C L wie folgt definiert sind:
C FET =C GDnAC GDnBC GDpAC DBnAC DBnB C DBpA
C L=C line C FO
8
Uyemura S 211
5
1.3.1. Ausgangsentladezeit
Im langsamsten Fall entlädt sich der Ausgang über nur einen der beiden n-FETs.
Dieser Fall ist äquivalent zum Inverter9.
Es gilt also:
t HL=s n n mit n =
C out
 p V DD −V Tn 
Falls der Ausgang sich über beide Transistoren entladen kann halbiert sich die Zeit.
1.3.2. Ausgangsladezeit
Abb. 5: Zustand beim Laden des Ausgangs und äquivalentes RC Netzwerk10
Der Ausgang kann sich nur laden, wenn beide p-FETs auf Durchgang geschaltet sind.
Es gilt11:  p = R pA R pB C out R pB C X
mit
C X =C GSpA C GSpB C p +
−t
n
V out t ≈V DD [1−e ]

t LH ≈ln 9 p ≈2,2  p
Hier fällt auf, dass sich die Aufladezeit im wesentlichen von der Anzahl der
Transistoren beeinflussen lässt, denn die zu den p-FET äquivalenten Widerstände
gehen beide in die Zeitkonstante  p mit ein.
9 Vgl. Uyemura Inerter
10 Uyemura S 212
11 Die Grundlagen hierfür sind in Uyemura Abschnitt 4.5 S. 170ff zu finden
6
1.4. Design
Die Gleichungen aus Abschnitt 1.2. zeigen, dass das Verhältnis n / p den einzigen
bautechnischen Einfluss ausübt. Das beste wäre zu versuchen dieses Verhältnis auf 1
zu setzen. Außerdem ist die Zeitkonstante der Entladezeit von  p abhängig.
Es gilt:
n/ p =k ' n/ p
 
W
L
n/ p
Die am leichtesten manipulierbaren Parameter sind W und L. Sinnvoll wäre
außerdem jeweils zwei baugleiche p-FETs und n-FETs zu verwenden. Somit gilt für
die Zeitkonstante der p-FETs:
 p =R p 2 C Out C X 
und für die n-FETs gilt weiterhin:
n =
C out
 p V DD −V Tn 
Mit diesen paar Gleichungen kann nun ein optimales Seitenverhältnis bestimmt
werden.
für die n-FETs:
 
W
L
=
n
C out
'
n
n k V DD −V Tn 
und für die p-FETs:
 
W
L
=
p
2 C out C X 
 p k 'p V DD −|V Tp |
Durch einsetzen der obigen Gleichungen kann leicht nachgewiesen werden, dass das
Verhältnis n /  p =1 wäre.
7
1.5. CMOS NOR mit mehr als zwei Eingängen
Abb. 6: CMOS NOR mit N Eingängen12
Der Aufbau ist ähnlich dem NOR2 Gatter. Es sind im p-FET Logic Array N p-FETs
in Reihe geschaltet und im n-FET Logic Array sind N n-FETs parallel geschaltet.
Bei N=1 handelt es sich um den Inverter und bei N=2 um das bis jetzt behandelte
NOR2 Gatter.
Allgemein gilt für die Midpointspannung bei simultanen Umschalten aller Eingänge:
V DD −|V Tp |N
V I=
1N


n
V
 p Tn
n
p
Wie schon bei der Ausgangsladezeit in Abschnitt 1.3.2. gezeigt, gehen alle den
p-FETs äquivalenten Widerstände in die Zeitkonstante
 p ein. Das Maximum von
N sollte dementsprechend nicht weit über N=3 hinausgehen, da sonst die
Ausgangsladezeit zu sehr steigen würde.
12 Eigene Grafik als Erweiterung des CMOS NOR2 Gatters aus Uyemura
8
2. Vergleich zwischen CMOS-NOR und CMOS-NAND13
Im vorangegangenem Punkt wurde nur das CMOS-NOR besprochen. Das CMOSNAND ist in vielen Punkten sehr ähnlich. Dies wird schon beim Aufbau deutlich: Im
p-FET Array befinden sich parallel geschaltete p-FETs und im n-FET Array die in
Reihe geschalteten n-FETs.
Beide Arten sind gleich leicht in CMOS zu implementieren (Vgl. 3.). Es gibt im
wesentlichen nur einen Unterschied und dieser ist bei der transienten Analyse zu
finden. Die Diskussion aus Abschnitt 1.3.2. über die Ausgangsladezeit beim NOR
Gatter entspricht der Diskussion der Ausgangsentladezeit beim NAND Gatter.
Allerdings gibt es bautechnische Unterschiede, die sich besonders klar über die
äquivalenten Widerstände verdeutlichen lassen:
R=
k'
wobei
1
 
W
V DD −V T 
L

k 'n
k 'p
1 und somit
R p R n
Die Ausgangsladezeit des NOR Gatters ist somit größer, als die Ausgangsentladezeit
des NAND Gatters. Somit schaltete das NAND im allgemeinen etwas schneller und
aus diesem Grund finden NAND-Gatter mehr Einsatz.
13 Uyemura S 213 f
9
3. Layout von NAND und NOR14
Wie schon in Punkt 4 verdeutlicht haben NAND und NOR sehr viel Ähnlichkeiten
und somit ist es nicht erstaunlich, dass auch die technische Umsetzung sehr ähnlich
ist:
Abb. 7: Beispiele für das Layout des NAND2 und des NOR2 Gatters15.
Die Transistoren können identisch positioniert werden. Der einzige Unterschied
besteht in den Metallverbindungen der MOSFETs untereinander. Beim NAND2 sind
die beiden p-FETs parallel verbunden und beim NOR2 die beiden n-FETs und
andersherum sind die beiden n-FETs des NAND2 Gatter in Reihe und beim NOR2
Gatter sind dies die beiden p-FETs.
Bildlich gesprochen: Wenn man die Metallverbindungen des NAND2 Gatters in der
Ebene um 180° dreht erhält man ein NOR2 Gatter.
14 Uyemura S 214 f
15 Uyemura S 214
10
4. Quellenverzeichnis
John P. Uyemura, „CMOS Logic Circuit Design“, Kluwer 1999.
zur Vertiefung:
Heinrich Klar, „Integrierte Digitale Schaltungen MOS/BICMOS“, 2. Aufl., Springer
1996.
Kurt Hoffmann, „Systemintegration“, Oldenbourg 2003.
11
5. Anhang
Die folgenden beiden Herleitungen der Gleichungen aus Abschnitt 1.2. beziehen sich
auf die Herleitung für die Midpointspannung beim simultanen Umschalten beider
Eingänge16 aus Uyemuras Buch Seite 208f. Es wird nur auf die Unterschiede genauer
eingegangen.
Herleitung der Midpointspannung für A=0→1, B=0:
Betrachtung für die n-FETs
V GSA=V I =V DSA
V GSB =0 V =V DSB
Analog zum Inverter17 gilt:
I DnA=
n
2
V I −V Tn  = I Dn
2
(Im Vergleich zum simultanen Umschalten ist die
Stromstärke für den kompletten n-FET Bereich hier nur halb so groß)
V DD =V I V SDA
MpB:
Betrachtung der p-FETs:
V SGB =V DD
V SDB =0 V
MpA:
V SGA=V DD −V I
V SDA=V DD −V I
analog zum simultanen Umschalten gilt für MpA:
I DpA=
p
2
V DD −V I −∣V Tp∣ da gesättigt
2
I Dp=I DpA
da Reihenschaltung
I Dp =I Dn
n

2
V I −V Tn 2= p V DD −V I −∣V Tp∣
2
2
n
V −V Tn =V DD −V I −∣V Tp∣
p I

V I


n

V I =V DD −∣V Tp∣ n V Tn
p
p
V DD −∣V Tp∣
V I=
1


n
V
 p Tn
n
p
16 Vgl. Uyemura S 207 ff
17 Vgl. Uyemura Kapitel zu CMOS-Inverter
12
Herleitung der Midpointspannung für A=0, B=0→1:
Betrachtung für die n-FETs:
V GSA=0 V =V DSA
V GSB =V I =V DSB
Analog zum Inverter gilt:
I DnA=
n
V I −V Tn 2= I Dn
2
(Im Vergleich zum simultanen Umschalten ist die
Stromstärke für den kompletten n-FET Bereich hier nur halb so groß)
Betrachtung der p-FETs:
V DD =V I V SDB
MpB:
V SGB =V DD −V I
V SDB =V DD −V I
MpA:
V SGA=V DD −V SDB =V I
V SDA=0 V
analog zum simultanen Umschalten gilt für MpA:
I DpB=
p
2V SGB −∣V Tp∣V SDB −V 2SDB  da ungesättigt
2
=
p 2
V SDB −2∣V Tp∣V SDB 
2
=
p 2
V I −2 V I ∣V Tp∣∣V Tp 2∣
2
I Dp=I DpB
da Reihenschaltung
I Dp =I Dn
n

V I −V Tn 2= p V 2I −2 V I ∣V Tp∣∣V Tp2∣
2
2
0=V 2I V I


2 n V Tn−2  p V Tp
 V 2 − V 2
 p Tp n Tn
 p −n
 p −n
 p V Tp −n V Tn
V I 1/2=
±
 p −n


2
2
2
2 n V Tn−2  p V Tp
 p V Tp
−n V Tn
−
 p −n
 p −n

 p V Tp−n V Tn
V Tp −V Tn 2
V I 1/2=
±  p n
 p −n
 p −n 
13