03 aufbau von mikrocontrollern der 8051
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3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 1 Stand Oktober 2007 Herzlich Willkommen Jürgen Walter Prof. J. Walter Mikrocomputertechnik 2 V CC XTAL1 XTAL2 RST/V PD /EA RxD TxD /INT0 /INT1 T0 T1 /W R /RD /PSEN ALE Port 3 8051 Port 0 Port 1 Port 2 Adress- und Datenbus Adressbus Stand Oktober 2007 V SS Prof. J. Walter Mikrocomputertechnik 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.1 Logisches Symbol des 8051 3 Pin In Out Vss Vcc XTAL1 20 40 19 XTAL2 18 RST/VPD 9 I /EA 31 I /PSEN 29 O ALE 30 O P0.0-P0.7 39-32 I/O P1.0-P1.7 P2.0-P2.7 1-8 21-28 I/O I/O P3.0-P3.7 10-17 I/O Funktionen - Beschreibung 0-Potential - Digitale Masse +5V Spannungsversorgung Eingang zum Oszillatorverstärker. Wird gebraucht, wenn ein Quarz benutzt wird. Wird mit Vss verbunden, wenn eine externe Quelle an XTAL2 benutzt wird. Ausgang vom Oszillatorverstärker. Eingang zum internen Timing-Teil. Ein Quarz oder eine externe Quelle kann benutzt werden. Reset - Ein 1-Pegel setzt den Baustein zurück. Ein kleiner, interner Pulldown-Widerstand erlaubt beim Einschalten ein Reset nur durch Zuschalten eines einfachen Kondensators. Weiterhin kann der VVPD zum Steuern von standby power verwendet werden. Bei 0-Pegel holt der 8051 alle Instruktionen vom externen Programmspeicher. Bei 1-Pegel bis zu den Adressen 4096, d.h. die unteren 2KByte vom internen Speicher. Program Storage Enable. Ist ein zum Controlbus gehöriges Signal für den externen Programmspeicherzugriff. Es wird alle 6 Oszillatorperioden aktiviert. Es bleibt auf 1-Pegel, wenn interner Programmspeicherzugriff erfolgt. Dient zur Steuerung des externen Adresslatches für das zeitliche Demultiplexen der Daten und Adressen. Es wird alle 6 Oszillatorperioden bei externem Speicherzugriff aktiviert. Port 0 ist ein bidirektionaler open drain I/O Port. Wird auch für die Adressen und Daten verwendet bei der zweiten Betriebsart. Ist ein 8-Bit quasibidirektionaler Ein-, Ausgangsport. Ist ein 8-Bit quasibidirektionaler Ein-, Ausgangsport. In der zweiten Betriebsart stellt er die oberen acht Bit der Adressen zur Verfügung. Ist ein 8-Bit quasibidirektionaler Ein-, Ausgangsport. In der zweiten Betriebsart stellt er wichtige alternative Funktionen zur Verfügung. Stand Oktober 2007 Symbol Prof. J. Walter Mikrocomputertechnik 3 Aufbau von Mikrocontrollern der 8051-Familie Tabelle 3.1. Pin-Definitionen, Funktionen 8051 DIL 4 gesperrt interner Bus Write Latch Read Pin freigegeben D Stand Oktober 2007 Read Latch Q Port CLK Latch /Q Port Treiber im Baustein Port Pin außerhalb Prof. J. Walter Mikrocomputertechnik 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.2. Prinzipieller Aufbau eines 8051-Ports 5 gesperrt interner Bus Write Latch Read Pin freigegeben D Port CLK Latch Stand Oktober 2007 Read Latch Q Port /Q Treiber im Baustein Port Pin außerhalb Prof. J. Walter Mikrocomputertechnik 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.3. Datenweg: Zustand des Port-Pins lesen 6 gesperrt interner Bus Write Latch Read Pin gesperrt D Port CLK Latch Stand Oktober 2007 Read Latch Q Port /Q Treiber im Baustein Port Pin außerhalb Prof. J. Walter Mikrocomputertechnik 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.4. Datenweg: Pin beschreiben mit Speichern 7 freigegeben interner Bus Write Latch Read Pin gesperrt Stand Oktober 2007 Read Latch Q D Port Port CLK Latch /Q Treiber im Baustein Port Pin außerhalb Prof. J. Walter Mikrocomputertechnik 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.5 Zustand des Port-Latches lesen 8 VCC Stand Oktober 2007 Read Latch ca. 50k interner Bus Write Latch D Port CLK Latch Q Port Pin /Q n 1 VDD Read Pin im Baustein außerhalb Prof. J. Walter Mikrocomputertechnik 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.6 Aufbau des Treiberbausteins Port 1 bis 5 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 9 Eingang D G 0V A +5V Ausgang 0 1 0V B 1 0 S 0V C Stand Oktober 2007 +5V Prof. J. Walter Abb. 3.7 Funktionsweise der FET’s im Controller +5V 10 Address Data VCC Control interner Bus Write Latch 1 0 sperrt & D Stand Oktober 2007 0 Read Latch Q Port CLK Latch /Q P0.x Pin 1 1 MUX 0 leitend n1 VDD Read Pin im Baustein außerhalb Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.8. Port 0 als Adressausg. 0-Pegel am Ausgang Address Data interner Bus Write Latch 1 & D Port CLK Latch Stand Oktober 2007 1 Read Latch 1 leitend Q 0 0 sperrt /Q MUX P0.x Pin 1 n1 VDD Read Pin 11 VCC Control im Baustein außerhalb Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.9 Port 0 als Adressausg. 1-Pegel am Ausgang Address Data interner Bus Write Latch 0 & 0 0 D Stand Oktober 2007 X Read Latch 0 sperrt Q Port CLK Latch /Q X 1 MUX P0.x Pin 0 leitend n1 V DD Read Pin 12 V CC Control im Baustein außerhalb Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.10. Port 0 als Datenausgang mit 0-Pegel Address Data interner Bus Write Latch 0 & 1 1 D Port CLK Latch Stand Oktober 2007 x Read Latch 0 sperrt Q x 0 sperrt /Q MUX P0.x Pin n1 1 float V DD Read Pin 13 VCC Control im Baustein außerhalb Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.11 Port 0 als Datenausg. 1-Pegel am Ausgang VCC ca. 50 K interner Bus Write Latch D Q Port CLK Latch /Q P1.x Pin n1 VDD Read Pin im Baustein 14 Stand Oktober 2007 Read Latch außerhalb Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.12 Port 1 als bidirektionaler Port mit internem Pull-up Widerstand CC Address Data MUX interner Bus Write Latch D Port CLK Latch Q /Q P2.x Pin n1 VDD Read Pin 15 Control Stand Oktober 2007 Read Latch im Baustein außerhalb Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.13 Port 2 als bidirektionaler Port mit internem Pull-up-Widerstand V Read Latch Control MUX interner Bus Write Latch D Port CLK Latch P3.x Pin Q & /Q VDD Read Pin Alternate Input Function im Baustein außerhalb Stand Oktober 2007 Output Function 1 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 16 Abb. 3.14 Port 3 als bidirektionaler Port mit Alternate VCC Functions Alternate 17 Port Pin Bezeichnung Ein-, Ausgang Alternative Funktionen P3.0 RxD Eingang serieller Empfang P3.1 TxD Ausgang serielles Senden P3.2 /INT0 Eingang Interrupt 0 P3.3 /INT1 Eingang Interrupt 1 P3.4 T0 Eingang Timer 0 P3.5 T1 Eingang Timer 1 P3.6 /WR Ausgang externes Schreibsignal P3.7 /RD Ausgang externes Lesesignal Stand Oktober 2007 Alternative Funktionen an Port 3 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Tabelle 3.2. 18 Oscillator & Timing 4096 Byte 128 Byte Program Memory 8051A only Data Memory 64 KByte Bus Expander Programmable Two 16-Bit Timer/Event Counters 8051 CPU Control I/O Program m able Serial port Full duplex UART Synchronous Shifter Interrupts Interrupts Parallel Ports Adress Data Bus and I/O Pins Serial Serial IN OUT Stand Oktober 2007 Counters Frequency Reference Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.15 Blockdiagramm des 8051 - 8051 A 4Kx8 Akkumulator Temporäres Register RAM-Adressen Dekodierer ROM PCH PCL RAM Programm Statuswort Befehlsdecoder B-Register Stack Pointer Port 2 IE IP UnterbrechungsSteuerung Port 0 Arithmetisch SCON logische SBUF(Senden) Temporäres Register Einheit SBUF(Empfang) Serielles Port Port 1 Steuersignale TCON TMOD TL0 Oszillator Steuerlogik TH0 TL1 TH1 XTAL1 XTAL2 /EA ALE /PSEN RST VPD 19 DPH DPL Zähler/Zeitgeb. Statuswort Steuerung Port 3 Stand Oktober 2007 RAM Adressen Dekodierer 128x8 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.16 Verfeinertes Blockdiagramm des 8051 8051 A Bedeutung engl. Random Access Memory Read Only Memory Program Counter High Byte Program Counter Low Byte Data Pointer High Byte Erklärung Schreib- und Lesespeicher Nur-Lesespeicher Programmzähler höherwertiges Byte Programmzähler niederwertiges Byte Adresszeiger auf externen Datenspeicher höherwertiges Byte DPL Data Pointer Low Byte Adresszeiger auf externen Datenspeicher niederwertiges Byte IE IP SCON Interrupt Enable Interrupt Priority Serial Control Register für Unterbrechungsfreigabe Register für Unterbrechungspriorität Register für Einstellungen des seriellen Interface SBUF SBUF TCON TMOD TL0, TH0 Speicher für Senden Speicher für Empfangen Zeitgeber Kontrolle Register für Zeitgebereinstellungen Low Byte, High Byte von Zeitgeber 0 Abkürzung /EA Serial Buffer Serial Buffer Timer Control Timer Mode Timer 0 Low Byte, Timer 0 High Byte Timer 1 Low Byte, Timer 1 High Byte Bedeutung engl. External Address ALE Address Latch Enable Übernahme der zeitgemultiplexten Adressen /PSEN RST / VPD Program Storage Enable Reset / Stand By Power Zugriff auf externen Programmspeicher Rücksetzen des Prozessors / Sparbetrieb TL1, TH1 Low Byte, High Byte von Zeitgeber 1 Erklärung Bei Low-Pegel wird auf die externen Adressen zugegriffen Stand Oktober 2007 Abkürzung RAM ROM PCH PCL DPH Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 20 Tabelle 3.3 Verwendete Abkürzungen im verfeinerten Blockbild des 8051 21 Bedeutung Pin Bedeutung RxD serieller Empfang T0 Timer 0 TxD serielles Senden T1 Timer 1 /INT0 Interrupt 0 /WR externes Schreibsignal /INT1 Interrupt 1 /RD externes Lesesignal Stand Oktober 2007 Pin Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Tabelle 3.4 Port 3 Alternative Funktionen - - - - - - Ausgabeeinheit Stand Oktober 2007 ¯ ¯ ¯ ¯ ¯ ¯ Eingabeeinheit Rechenwerk Leitwerk Speicher 22 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.17 Klassischer Aufbau eines Digitalrechners RAM Adressen Dekodierer Akkumulator Temporäres Register ROM RAM-Adres. Dekodierer PCH DPH PCL DPL Programm Statusw ort B-Register Befehlsdecoder Stack Pointer Port 2 Stand Oktober 2007 4Kx8 128x8 RAM Port 0 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.18 Verfeinertes Blockdiagramm des 8051 Digitalrechners IE IP Unterbrech.Steuerung Arithmet. SCON logische SBUF(Senden) Temporäres Register Einheit SBUF(Empfang) Serielles Port Port 1 Ste ue rs ignale TCON TMOD TL0 Oszillator Steuerlogik TH0 TL1 TH1 XTAL1 23 XTAL2 /EA ALE /PSEN RST VPD Zähler/ Zeitgeber Statuswort Port 3 24 80C51 Kern Sieben Ports Watchdog Timer Timer 2 mit PWM A/D Wandler Stand Oktober 2007 Interrupt System ROM RAM Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.19 80C535 Erweiterungen ROM 80C515A only 256x8 Data Memory Two 16-Bit Timer/Event Counters ARef Timer 2 Compare/ Capture Register Watchdog Progr. Ref. Spannung 80C51 CPU 5 7 Interrupts 64 KByte Bus Expanter Control Programmable I/O P0 P1 P2 P3 Programmable Serial port UART Synchronous Shifter Baudraten Generator Parallel Ports Adress Data Bus Serial Serial IN OUT and I/O Pins A/D P4 P5 S&H VAGND Stand Oktober 2007 8K x 8 Oscillator & Timing Interrupts 25 Counters Frequency Reference Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.20. 80C515 / 80535 Blockdiagramm (weis – 8051) V MUX P6 Programmspeicher intern /EA=1 und Adresse <1000H extern MOV A,@RO 26 Datenspeicher intern extern /RD-/WR-Signal aktiv /PSEN aktiv obere 128 Bytes Stand Oktober 2007 Adressbereiche MOVX A,@DPTR untere 128 Bytes MOV A,@RO MOV A,RO SFR MOV A,PSW Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.21 Adressbereiche 8051 mit den Befehlen zum Ansprechen Von-Neumann-Architektur Harvard-Architektur Speicher Adressen Daten Programm Programm Daten Programm Daten Programm Adressen CPU Daten Daten Adressen Peripherie Daten Adressen Datenspeicher Daten Adressen Programm speicher Daten Adressen CPU Daten Adressen Peripherie Daten Stand Oktober 2007 Abb. 3.23 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 27 Abb. 3.22 RAM /PSEN /PSEN /RD & /OE 0 1 1 /RD 0 1 0 1 /OE 0 0 0 1 Stand Oktober 2007 vom Prozessor Tabelle 3.5 Erzeugen der Von-NeumannArchitektur Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 28 Abb. 3.24 Erzeugen der Von-NeumannArchitektur 29 /PSEN vom Controller aus dem Programmspeicher Daten Instr. N vom EPROM Adresse vom Controller A0-A15 Stand Oktober 2007 Übernahme der Instruktion Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.26 Prinzip für Lesen des Programmspeichers t PLIV PSEN vom Controller t PXIZ Daten vom EPROM Instr. N t AVIV Adresse vom Controller Stand Oktober 2007 Übernahme der Instruktion aus dem Programmspeicher A0-A15 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 30 Abb. 3.27 Programmspeicher lesen ohne MultiplexVerfahren t LLIV t PLIV PSEN t PXIZ Port 0 A0-A7 Instr. N t AVIV Port 2 31 Stand Oktober 2007 ALE A8-A15 A0-A7 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.28 Programmspeicher lesen vereinfacht 32 74HC573 Low-Byte-Adresse / Datum ALE AdressLatch Low-Byte-Adresse Eprom LE 50 11 Port 2 TMS High-Byte-Adresse 20 80535 /PSEN Port 3 27128JL-25 49 22 /CE /OE Stand Oktober 2007 Port 0 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.29 Blockbild für einfache Timingberechnungen t LHLL t PLPH t LLPL t LLIV t PLIV PSEN t PXAV t PXIZ t AZPL t LLAX Port 0 A0-A7 t PXIX Instr. N t AVIV Port 2 33 t AVLL Stand Oktober 2007 ALE A8-A15 A0-A7 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.30 Programmspeicher Lesezugriff vollständig Stand Oktober 2007 Tpr op (tACC) ADDR: TAV IV P0: INSTR. PCL TLLIV ALE: tDF (tCE) TPLIV /PSEN PCL (tOE) TPXIZ tDF Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 34 Abb. 3.31 Zeitbedingungen für EPROM und 80C535 in einem Signal-Zeit-Diagramm Parameter (tACC) min 12MHz max 12MHz Einheit Access time Eprom 250 ns TAVIV Adress to valid instruction in 302 ns (tCE) /CE to Output Valid 250 ns TLLIV ALE to valid instruction in 233 ns (tOE) /OE To Output Valid 70 ns TPLIV /PSEN to valid instruction in 150 ns (tDF) Output in High-Z 60 ns TPXIZ Input instruction float after /PSEN 63 ns Stand Oktober 2007 Symbol Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 35 Tabelle 3.6 Timing-Werte für Controller 80C535 und EPROM Vor Adreßspiegelung Nach Adreßspiegelung 0000H RAM ROM bzw. EPROM 7FFFH 8000H 7FFFH 8000H ROM bzw. EPROM RAM FFFFH Stand Oktober 2007 0000H FFFFH 36 Vor und nach der Adreßspiegelung Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.32 37 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik RS Tast 0 0 PSEN 3 CE Ram 1 Stand Oktober 2007 A 15 Prof. J. Walter Abb. 3.33 Zustand nach dem Einschalten oder Reset 0 CE Rom 38 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik PSEN RS Tast 1 1 0 1 1 1 0 0 1 CE Ram 1 Stand Oktober 2007 A 15 Prof. J. Walter Abb. 3.34 Zustand bei Zugriff auf Adresse > 8000H 1 CE Rom 39 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Q=NORE CLK=NORA /Q /CE ROM /CE RAM Stand Oktober 2007 /PSEN Prof. J. Walter Abb. 3.35 Funktionsweise - Timing für Adressumschaltung D=A15 40 Port 0 ALE AdressLatch Low-Byte-Adresse RAM LE 50 11 Port 2 High-Byte-Adresse 20 80535 Port 3 /WR /RD 62256A-10L 27 22 27 28 /CS /WE /OE Stand Oktober 2007 7 4 H C T5 7 3 Low-Byte-Adresse / Datum Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Abb. 3.36 Blockbild für Timingberechnungen am RAM t WHLH Stand Oktober 2007 ALE PSEN t LLDV tLLW L t RLRH RD t RLDV t AVLL t RHDZ t LLAX2 t RHDX t RLAZ Port 0 A0-A7 from Ri or DPL Data IN A0-A7 from PCL Instr. IN t AVW L AVDV Port2 P2.0-P2.7 or A8-A15 from DPH A8 - A15 from PCH Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 41 Abb. 3.37 Signal-Zeit Diagramm für Datenspeicher lesen am 80C535 Tabelle 3.8 Wichtigste TimingWerte für den RAMSpeicher 55257 AFL10 (Baugleich mit 62256A-10L) sind (Datenbuch Toshiba MOS Memory) min max Ein12MHz 12MHz heit 585 ns TAVDVAdress to valid data in TLLDVALE to valid data 517 in TRLDV/RD to valid data 252 in TRHDZDATA float after 97 Symbol Parameter min max /RD 62256A Einheit (tACC) (tCE) (tOE) (tOD) ns ns ns ns Access time RAM /CE to Output Valid /OE To Output Valid Output in High-Z 100 100 50 50 ns ns ns Stand Oktober 2007 Symbol Parameter Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 42 Tabelle 3.7 Wichtigste TimingWerte für Controller 80C535 externer Datenspeicher lesen (Datenbuch Siemens 80C535) 3 > = PSEN 2 > = RD Abb. 3.39 Zustand bei Zugriff auf Adresse > 8000h 1 1 > = 1 OE RAM 1 Stand Oktober 2007 J4 Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 43 Abb. 3.38 Schaltungsteil zur Erzeugung der VonNeumann-Architektur Vcc RD PSEN OE RAM Fall 1 Fall 2 t WHLH Stand Oktober 2007 ALE PSEN t LLDV tLLW L t RLRH RD t RLDV t AVLL t RHDZ t LLAX2 t RHDX t RLAZ Port 0 A0-A7 from Ri or DPL Data IN A0-A7 from PCL Instr. IN t AVW L AVDV Port2 P2.0-P2.7 or A8-A15 from DPH A8 - A15 from PCH Prof. J. Walter 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 44 Abb. 3.40 Signal-Zeit-Diagramm für Datenspeicher schreiben am 80C535 Tabelle 3.10 Symbol Parameter min max Einheit (tWC) Write Cycle Time 100 ns (tCW) 90 ns (tDS) Chip Selection to End of Write Data Set up Time 40 ns (tDH) Data Hold Time 0 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik 45 Wichtigste Timing-Werte für den RAMSpeicher 55257 AFL-10 schreiben (Baugleich mit 62256A-10L) sind ( Datenbuch Toshiba MOS Memory): Parameter min max Ein12MHz 12MHz heit TAVWL Adress valid to /WR 203 ns TLLWL ALE to /WR or /RD 200 300 ns TQVWH Data setup before 288 /WR TWHQX Data hold after /WR 13 0 ns Stand Oktober 2007 Symbol Prof. J. Walter Wichtigste Timing-Werte für Controller 80C535 externer Datenspeicher schreiben ( Datenbuch Siemens 80C535 ) Tabelle 3.9
