Integrierte Digitalschaltungen
Werbung
Integrierte Digitalschaltungen Vom Transistor zu Integrierten Systemen Vorlesung 06.05.2010 Nils Pohl FAKULTÄT FÜR ELEKTROTECHNIK UND INFORMATIONSTECHNIK Lehrstuhl für Integrierte Systeme Organisatorisches Umdruck zur Vorlesung (wird nachgereicht) Online im Internet Passwortgeschützt Übungsstunden zur Vorlesung unter www.is.rub.de 04.05. 10:15 Übung (HZO80) 06.05. 10:15 Vorlesung (HZO80) 11.05. 10:15 Vorlesung (HZO80) 13.05. – Feiertag – Lehrstuhl für Integrierte Systeme ICFO 03/560 (Sekretariat) ICFO 04/747 (Nils Pohl) Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 2 Inhalt I. II. Einführung in Integrierte Schaltungen 1. Überblick 2. Varianten und Technologien integrierter Schaltungen Bauelemente und ihre Modelle 3. Verbindungsleitungen 4. Integrierte Halbleiterbauelemente III. CMOS-Digitalschaltungen 5. CMOS-Inverter 6. Schaltnetze in CMOS-Technik 7. Häufig verwendete Zellen für elementare arithmetische Operationen 8. Schaltwerke in CMOS-Technik 9. Speicherzellen und Speicherstrukturen IV. Von der Zelle zum System 10. Entwurf mit Hardwarebeschreibungssprachen 11. Testfreundlicher VLSI-Entwurf Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 3 Inhalt (Kapitel 5) 5. CMOS-Inverter 93 5.1. Der CMOS-Inverter: Statisches Verhalten 5.2. Dynamisches Verhalten 5.2.1. Der Inverter mit kapazitiver Last und rechteckförmigem Eingangssignal 5.2.2. Abfallzeit tHL bei High-to-Low-Übergang 5.2.3. Anstiegszeit tLH bei Low-to-High-Übergang 5.2.4. Maximale Schaltfrequenz 5.2.5. Näherungsweise Berechnungen auf Basis eines einfachen RC-Modells 5.2.6. Verzögerungszeit tp 5.2.7. Zusammensetzung der Lastkapazität CL bei Belastung mit einem Inverter 5.3. Verlustleistung eines CMOS-Inverters 5.3.1. Stromverhalten eines CMOS-Inverters ohne Last 5.3.2. Dynamische Verlustleistung bei kapazitiver Last 5.4. Produkt aus Verlustleistung und Verzögerungszeit (Power-DelayProduct, PDP) 5.5. Layout eines CMOS-Inverters Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 4 Rückblick: Statisches Verhalten Grundschaltung mit Layout N Well VDD VDD PMOS PMOS In Out In Out Metal 1 Polysilicon NMOS NMOS GND Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 5 Rückblick: Übertragungskennlinie (Voltage Transfer Characteristic - VTC) Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 6 Rückblick: Übertragungskennlinie (Voltage Transfer Characteristic - VTC) (3) BZ UE UA n-MOS p-MOS 1 U E U thn UA = UDD gesperrt linear 2 U thn U E "High" gesättigt Linear U A U thp 3 U E U DD / 2 UDD / 2 gesättigt gesättigt 4 U A U thn U E "Low" Linear gesättigt UA = 0V Linear Gesperrt U DD U thp 5 U E U DD U thp Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 7 Dynamisches Verhalten (Modell) UDD UDD Rp UA UA CL CL Rn (a) Low-to-high Integrierte Digitalschaltungen | 06.05.2010 (b) High-to-low Nils Pohl | Lehrstuhl für Integrierte Systeme 8 Umschaltverhalten Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 9 Dynamisches Verhalten Annahme zu UE 0V U DD 0V UE(t) UDD t 0 UA(t) UDD 0 Integrierte Digitalschaltungen | 06.05.2010 tHL tLH t Nils Pohl | Lehrstuhl für Integrierte Systeme 10 Abfallzeit tHL bei High-to-Low-Übergang I Dn dU A CL dt mit Integrierte Digitalschaltungen | 06.05.2010 U A( t 0) U DD Nils Pohl | Lehrstuhl für Integrierte Systeme 11 Abfallzeit tHL bei High-to-Low-Übergang t0 t t1 Transistor Tn im Abschnürbereich kn dU A 2 U GS U thn CL 2 dt Integration: U thn t kn 1 2 dU A U DD U thn dt 2 CL U DD 0 U A U DD t t1 : UA kn 1 2 U DD U thn t 2 CL U A t1 U DD U thn U DS t1 kn 1 2 U DD U thn t1 2 CL Integrierte Digitalschaltungen | 06.05.2010 t10 2 CL U thn kn U DD U thn Nils Pohl | Lehrstuhl für Integrierte Systeme 2 12 Abfallzeit tHL bei High-to-Low-Übergang Transistor Tn im Ohmschen Bereich t t1 1 2 I D kn U GS U thn U DS U DS 2 dU A 1 2 kn U DD U thn U A U A CL 2 dt Umstellung (Ausklammern von UA/2) kn dU A 2 U DD U thn U A U A CL 2 dt Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 13 Abfallzeit tHL bei High-to-Low-Übergang Transistor Tn im Ohmschen Bereich kn d U A dt 2 CL 2 U DD U thn U A U A UA t t1 t t1 kn dt 2 CL U DD U thn d U A 2 U DD U thn U A U A Bronstein o.ä. d x 1 1 1 1 x 1 ax d x ln ln (a x) x a a x x a xa a x Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 14 Abfallzeit tHL bei High-to-Low-Übergang Transistor Tn im Ohmschen Bereich t t1 2 U DD U thn U A kn 1 ln t t1 2 CL 2 U DD U thn UA t t1 n mit 2 U DD U thn ln 1 UA n CL kn U DD U thn Zeitkonstante des Entladevorgangs Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 15 Abfallzeit tHL bei High-to-Low-Übergang tHL: definiert von 90% bis 10% UDD U 0 0,1 U DD U1 0,9 U DD t HL CL U1 dU A U DD U thn I Dn ( sättigung ) CL U DD U thn U0 dU A I Dn ( ohmsch ) t HL1 t HL 2 Beitrag des ersten Integrals: U1 U DD U thn t1 kn 1 2 dU A U DD U thn dt 2 CL t (U1 ) Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 16 Abfallzeit tHL bei High-to-Low-Übergang Beitrag des ersten Integrals: U1 U thn U DD U thn kn 1 2 U U DD thn tHL1 2 CL t HL1 U DD U thn U DD 0,9U DD 2 n U0 t HL1 n 2 U thn U 0 U DD U thn Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 17 Abfallzeit tHL bei High-to-Low-Übergang Beitrag des zweiten Integrals: t HL 2 n 2 U DD U thn ln 1 U0 Gesamtlösung für tHL: 2 U DD U thn ln 1 U DD U thn U0 n t HL 2 U thn U 0 für Sättigungsbereich für ohmschen Bereich n Rn CL Rn 1 kn U DD U thn Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 18 Anstiegszeit tLH bei Low-to-High-Übergang UDD (=+5V) S Tp UA D IDp tatsächliche Stromrichtung tLH UDD 0,9 UDD UA Widerstandsbereich UE =0V Tn gesperrt CL UA Sättigungsbereich 0,1 UDD 0 Integrierte Digitalschaltungen | 06.05.2010 t1 Nils Pohl | Lehrstuhl für Integrierte Systeme t 19 Anstiegszeit tLH bei Low-to-High-Übergang Vorgehensweise wie bei High-to-Low-Übergang mit dem Ergebnis: t LH p ln 2 U U 1 U 2 U thp U 0 U DD U thp thp 0 Maximale Schaltfrequenz p R p CL Rp DD 1 k p U DD U thp Integrierte Digitalschaltungen | 06.05.2010 f max t HL 1 t LH Nils Pohl | Lehrstuhl für Integrierte Systeme 20 Näherungsweise Berechnungen von tHL und tLH UDD U E 0V Tn gesperrt ! Rp Sp UE UA Sn Rn Integrierte Digitalschaltungen | 06.05.2010 Näherungsansatz t U A (t ) U DD 1 exp CL p für Ladevorgang Nils Pohl | Lehrstuhl für Integrierte Systeme 21 Näherung durch einfaches RC-Modell (1) Ausgehend von den Gleichungen für ID I Dn dU A C L dt n Rn CL p R p CL kn dU A 2 U GS U thn C L 2 dt 1 mit Rn kn U DD U thn mit Rp 1 k p U DD U thp Näherungsansatz für Entladevorgang: t U A (t ) U DD exp n Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 22 Näherung durch einfaches RC-Modell (2) Definition: t HL t0,1 t0,9 Umstellung von Gl. t HL U DD n ln 0,1 U DD U DD t x n ln U A (t x ) U DD n ln 0,9 U DD 0,9 n ln 9 n ln 0,1 Analoge Rechnung für Anstiegszeit tLH t HL 2, 2 n t LH 2, 2 p Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 23 Verzögerungszeit tp – propagation delay tp Definition: t pHL t pLH 2 UE(t) UDD t 0 UA(t) UDD UDD/2 tpLH 0 Integrierte Digitalschaltungen | 06.05.2010 tpHL t Nils Pohl | Lehrstuhl für Integrierte Systeme 24 Verzögerungszeit tp – propagation delay (2) t HL CL U1 dU A U DD U thn I Dn ( Pinch off ) CL U DD U thn U0 dU A I Dn ( ohmsch ) t HL1 t HL 2 mit angepassten Integrationsgrenzen … t pHL CL U DD U DD U thn dU A CL I Dn ( sat ) Integrierte Digitalschaltungen | 06.05.2010 U DD U thn U DD / 2 dU A I Dn ( ohmsch ) Nils Pohl | Lehrstuhl für Integrierte Systeme 25 Verzögerungszeit tp – propagation delay (3) … oder mit RC-Näherung: t pHL t0,5 U DD n ln 0,5 U DD 0, 693 n 1 t p 0, 693 n p 2 Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 26 Abfallzeit tHL, Anstiegszeit tLH und Verzögerungszeit tpHL,tpLH Vin 50% t Vout tt pHL pHL tt pLH pLH 90% 50% 10% tf tHL Integrierte Digitalschaltungen | 06.05.2010 t tr tHL Nils Pohl | Lehrstuhl für Integrierte Systeme 27 Lastkapazität: Zusammensetzung von CL Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 28 Lastkapazität CL Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 29 Dynamisches Verhalten Stromverhalten eines CMOS-Inverters ohne Last U E UDD UDD - Uthp UDD /2 Uthn tr T tf t I mittlerer IQ Querstrom t1 t2 t Integrierte Digitalschaltungen | 06.05.2010 zieht der Nils Pohl | Lehrstuhl für Integrierte Systeme 30 In den statischen Ruhelagen CMOS-Inverter keinen Strom! Dynamisches Verhalten Stromverhalten eines CMOS-Inverters ohne Last BZ UE UA n-MOS p-MOS 1 U E U thn UA = UDD gesperrt linear 2 U thn U E "High" gesättigt linear U A U thp 3 U E U DD / 2 UDD / 2 gesättigt gesättigt 4 U A U thn U E "Low" linear gesättigt UA = 0V linear gesperrt U DD U thp 5 U E U DD U thp Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 31 Dynamisches Verhalten Stromverhalten eines CMOS-Inverters ohne Last 2 "High" gesättigt linear U thn U E U A U thp 3 U E U DD / 2 4 U A U thn U E UDD / 2 gesättigt gesättigt "Low" linear gesättigt U DD U thp Gesamtstrom immer durch den Sättigungsstrom kn 2 bestimmt ID 2 U GS U thn Symmetrischer Inverter mit kn=kp Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 32 Dynamisches Verhalten Stromverhalten eines CMOS-Inverters ohne Last Daraus folgt für den mittleren Querstrom 1 t2 I 4 I (t )dt T t1 1 t2 k 2 I 4 U E (t ) U th ,n dt T t1 2 2 k t2 2 I U ( t ) U dt E th ,n T t1 Mit einem symmetrischen linearen Eingangssignal mit tr=tf und U E (t ) U DD Integrierte Digitalschaltungen | 06.05.2010 t Nils Pohl | Lehrstuhl für Integrierte Systeme 33 Dynamisches Verhalten Stromverhalten eines CMOS-Inverters ohne Last folgt für den mittleren Querstrom 2k I T t2 t1 2 U DD t U th ,n dt 3 t2 2k T 3U DD U DD t U th ,n 2k T 3U DD 3 3 U 1 U U DD U th ,n DD th ,n U th ,n U DD 2 t1 U th ,n 1 mit t1 und t2 U DD 2 1 k 3 U DD 2U th,n T 12 U DD Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 34 Verlustleistung (dynamisch!) PQ PQ I Q U DD k 3 U DD 2 U thn T 12 PQ f , f , U 3 DD PQ steigt mit der Frequenz! 1/T PQ steigt mit der Versorgungspannung! Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 35 Dynamische Verlustleistung bei kapazitiver Last Inverter mit kapazitiver Last U DD (z.B.=+5V) p-MOSFET S U GSp U DD U E U GSp U DSp D I Dp U GSp U E U DD I U DD U A U DSp I Dn U =U E GSn D n-MOSFET U DSp U A U DD U = UDSn A C L S Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 36 Dynamische Verlustleistung bei kapazitiver Last (2) UUE (t) DD 0 T/2 T t UA(t) Laden über P-Kanal Transistor U DD t Entladen über N-Kanal Transistor I f r T r , f t Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 37 Dynamische Verlustleistung bei kapazitiver Last (3) Mittlerer dynamischer Leistungsverbrauch T /2 Pdyn T 1 I Dn U A dt I Dp U A U DD dt T 0 /2 T Leistungsverbrauch im n Kanal Transistor Leistungsverbrauch im p Kanal Transistor dU A dU A L CL dU A I DpIDpdtCL CL dU A I IDnDndtC dt dt Pdyn Pdyn CL T U DD 0 U A dU A U A U DD dU A 0 U DD 1 CL U DD 2 CL f U DD 2 T Integrierte Digitalschaltungen | 06.05.2010 Pges PQ Pdyn + Pleak Nils Pohl | Lehrstuhl für Integrierte Systeme 38 Produkt aus Verlustleistung und Verzögerungszeit (Power-Delay-Product, PDP) Energieverbrauch pro Schaltungsaktivität PDP P t p P : mittlere Verlustleistung pro Periodendauer T P Pdyn CL f U f max 1 2 tp 2 DD 1 CL U T 1 2 P CL U DD 2 tp 1 2 PDP C L U DD 2 Integrierte Digitalschaltungen | 06.05.2010 2 DD Beispiel: CL = 30 fF, UDD = 1,5V ½ · (30 · 10-15) · 2,25 J 34 fJ Nils Pohl | Lehrstuhl für Integrierte Systeme 39 Gesamtverlustleistung, aktiv und passiv Power CL V f 2 dd active + passive dd Ileak (V , T ) V α=Switching activity Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 40 Regeln zur Leistungsreduzierung Erste Wahl: Spannung runter! War gängige Praxis in den letzten Jahren Ziel: 0,6 … 0,9 V Wie: noch offen Reduzierung der Umschaltvorgänge: Gated Clocks Überarbeitete architekturelle Konzepte Reduzierung der physikalischen Kapazität Geometrische Skalierung Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 41 Implementation of Sleep-Transistor Concept Quelle: T. Lüftner, et.al., „A 90 nm CMOS Low-Power GSM/EDGE Multimedia-Enhanced Baseband Proceccor with 380 MHz ARM9 and Mixed-Signal Extensions“ ISSCC 2006 Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 42 Institute for Integrated Systems Ausgangskennlinienfeld von p/n-Kanal AbschnürU Ohmscher DS,sat Transistor bereich IDS Bereich UGS,3 UGS,2 PMOS UGS,1 UDS UGS,1 NMOS UGS,2 UGS,3 Abschnürbereich UDS,sat Ohmscher Bereich Integrierte Digitalschaltungen | 06.05.2010 Nils Pohl | Lehrstuhl für Integrierte Systeme 44 Transistorgleichungen n-Kanal - Ohmscher Bereich für: U DS U DS , sat U GS U thn 1 2 I D kn U GS U thn U DS U DS 2 - Abschnürbereich für: U DS U DS , sat U GS U thn kn 2 I D U GS U thn 2 kn n 0 r ,ox W tox Integrierte Digitalschaltungen | 06.05.2010 L Nils Pohl | Lehrstuhl für Integrierte Systeme 45 Transistorgleichungen p-Kanal U DS U DS , sat U GS U thp - Ohmscher Bereich für: 1 2 I D k p U GS U thp U DS U DS 2 - Abschnürbereich für: ID kp U DS U DS , sat U GS U thp kp 2 U GS U thp 2 p 0 r ,ox W tox Integrierte Digitalschaltungen | 06.05.2010 L Nils Pohl | Lehrstuhl für Integrierte Systeme 46