Rechnungen „per Hand“
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Übung Integrierte Schaltungen Eugenio Di Gioia Organisatorisches • Termine: 30.10.’09 20.11.’09 27.11.’09 11.12.’09 08.01.’10 22.01.’10 05.02.’10 • Themen dieser Übungen und auch der Hausaufgaben sind klausurrelevant Eugenio Di Gioia Organisatorisches • Hausaufgaben: – Bei Abgabe aller Aufgaben (komplett, d.h. alle Aufgaben bearbeitet) und mindestens 66% korrekter Lösungen: 2 Bonuspunkte auf die Klausur bzw. Mündliche Prüfungsnote um 0,3 besser – Aufgaben werden jeweils am Ende des Termins ausgegeben; Lösungen spätestens bis zum folgenden Termin abgeben – Aufgabenblätter sind immer zum jeweiligen Termin auf der Institutsseite unter “Personen” – “Stephan Leuschner” – “Materialien zur UE Integrierte Schaltungen” zu finden • Sprechstunde: Montags, 15 – 16 Uhr sowie nach Vereinbarung (Telefonnr. Bzw. Email-Adresse siehe Institutshomepage) • http://mikro.ee.tu-berlin.de • http://www.meis.tu-berlin.de Eugenio Di Gioia Integrierte Schaltungen • Herstellung einer integrierten Schaltung im CMOS Prozess (Beispiel: NMOS/PMOS) • Integrierte R, L, C und Dioden im CMOSProzess • Entwurf einer IC mit CAD-Software (Beispiel: Cadence Suit) Eugenio Di Gioia Herstellung einer integrierten Schaltung Verfügbare Technologien: • Bipolar-Prozess (schneller, höhere Verstärkung, großer Flächenbedarf, große Verlustleistung, geringere Ausbeute als CMOS) • CMOS-Prozess (höhere Integration, weniger Verlustleistung, langsamer als Bipolaren) • BiCMOS-Prozess (Vereint die Vorteile der Bipolar- und der CMOS-Technologie, die Herstellung ist aber um 1020% teurer als mit einem reinen CMOS-Prozess) • NMOS-Prozess (kleinerer Flächenbedarf als CMOS aber höhere Verlustleistung, heutzutage nicht mehr benutzt) Eugenio Di Gioia Komplementär-Kanal-MOS-Technik (CMOS) Sehr geringe Ruheverlustleistung in digitalen Schaltungen: es fließt nur ein geringer Strom im durchgeschalteten Zustand (Sperrstrom) Sehr hohe Eingangsimpedanz, rein kapazitiv Herstellung: Das Polysilizium-Gate wirkt als Maske und schützt das untere Gate-Oxide (Self-alignment der Source- und Drain-Diffusionen): sehr hohe Auflösung und Präzision CMOS ist die ideale Technologie für sehr hohe Integration (VLSI). Der heutige Marktanteil der CMOS Technologie beträgt über 75% Eugenio Di Gioia Teil I CMOS Prozess Eugenio Di Gioia Monokristall-Seule (Si) Bearbeiteter Wafer Wafer CMOSProzess Durchmesser max. 30 cm Einzelne Chips Eugenio Di Gioia Lithographischer Prozess Eine integrierte Schaltungen wird mittels verschiedener Schritte gefertigt: • Belichtung durch verschiedene Masken • Dotierung • Chemisches Ätzen • Implantation/Diffusion • Auftragung/Aufdampfung • Behandlung mit hohen Temperaturen Eugenio Di Gioia Einzelner Chip: „Die“ • Die einzelnen Chips werden nach dem lithographischen Prozess abgeschnitten • Alle Chips sind in der Regel identisch: jeder ist eine integrierte Schaltung Draufsicht Seitenansicht Eugenio Di Gioia Lithographie Licht (UV) Wafer: SUBSTRAT (Si) + Maske (Glas) PHOTORESIST Glas + Chrom Belichtetes Photoresist Eugenio Di Gioia UV Chrom Maske Belichtetes Photoresist Photoresist Substrat (Si-p) Eugenio Di Gioia Belichtung des Photoresists • Die chemischen Eigenschaften des Photoresists werden durch die UVBelichtung geändert • Das belichtete Photoresist kann mit speziellen Lösungsmitteln entfernt werden Eugenio Di Gioia Aufdampfung Si3N4 Funktion: verhindert das Wachstum von SiO2 Si3N4 SUB P Eugenio Di Gioia Maske 1: Channel-Stop Öffnungen (Isolation der Transistoren) + Ätzen des Si3N4 Si3N4 SUB P Eugenio Di Gioia Trennung der einzelnen Transistoren: P+ Channel Stop (Implantation) Field Oxide Isolation (thermisches 1 die U T U FB 2 Erhöht 2 SiEinsatzspannung o q2 F U SB N F Wachstum, hohe Temperatur). Si OX der C parasitären Transistoren +O2→ SiO2, Si wird konsumiert N ND N A Effektive Substratdotierung Si3N4 SiO2 P+ SUB P Eugenio Di Gioia Trennung der Transistoren: Field Oxide Isolation (FOX) So genannte „Bird‘s Beaks“ entstehen, weil das Siliziumsoxid teilweise auch unter dem Si3N4 wächst. Dadurch ist die Breite des Transistors kleiner als die, die durch die Maske definiert wird Si3N4 SiO2 Bird‘s Beak Si-Bulk Eugenio Di Gioia Trennung der Transistoren: Shallow Trench Isolation (STI) • Aufdampfung vom Si3N4 • Auftragung des Photoresists • UV-Belichtung Belichtetes Photoresist Nicht belichtetes Photoresist Si3N4 Si-Bulk Eugenio Di Gioia Trennung der Transistoren: Shallow Trench Isolation (STI) • Chemisches Ätzen: nur das belichtete Photoresist löst sich auf • Das untere Substrat wird geätzt • Aufdampfung vom Siliziumsoxid Ätzen Si3N4 SiO2 Si-Bulk Eugenio Di Gioia Oxidwachstum auf der ganzen Fläche Selektives Ätzen des Si3N4: keine Maske wird gebraucht SUB P Eugenio Di Gioia Maske 2: N-Wanne Öffnung N-Diffusion (Phosphor, Arsen) n-Well SiO2 SUB P Eugenio Di Gioia Thermal Oxide Growth (Gate Oxide): ≈ 4 nm Auftragung des Polysiliziums: (Gate) n-Well SiO2 SUB P Eugenio Di Gioia Maske 3: Gate Definition n-Well SiO2 SUB P Eugenio Di Gioia n-Diffusion: Self-alignment von Drain und source, das Poly-Gate Maske Maske 4: Schutztwirkt den als PMOS vor der n- Diffusion Photoresist n-Well SiO2 SUB P Eugenio Di Gioia p-Diffusion (Bor): Self-alignment von Drain und source, das Poly-Gate als Maske Maske 5: Schutztwirkt den NMOS vor der p- Diffusion Photoresist n-Well SiO2 SUB P Eugenio Di Gioia Oxidaufdampfung Maske 6: Eröffnung der Metallkontakte n-Well SiO2 SUB P Eugenio Di Gioia Metal1 Beschichtung Mask 7: Metal 1 Definition n-Well SiO2 SUB P Eugenio Di Gioia Metal 2 Beschichtung Mask 9: Metal 2 Definition Mask 8: Eröffnung der Vias n-Well SiO2 SUB P Eugenio Di Gioia Draufsicht und Querschnitt des CMOS-Inverters Eugenio Di Gioia Package Pins Draht Pad Eugenio Di Gioia Packages © AJHD Flip Chip – Pin Grid Array TQFP Dual Inline PIN TEP Ball Grid Array Source: National Semiconductor Eugenio Di Gioia Teil II Realisierung der Bauelemente (Standard CMOS) Eugenio Di Gioia Integrierte Widerstände (1) • Poly Widerstand Resistivity (Ω/□): low Thermal coefficient (ppm/°C): average Voltage coefficient (ppm/V): low Querschnitt © Zsolt M. KOVÁCS VAJNA Plan © Zsolt M. KOVÁCS VAJNA Eugenio Di Gioia Integrierte Widerstände (2) • Diffusionswiderstand Resistivity (Ω/□): average TC (ppm/°C): low VC (ppm/V): average • Well-Widerstand Resistivity (Ω/□): high TC (ppm/°C): high VC (ppm/V): high Hohe Kapazität gegen Substrat © Franco Maloberti Eugenio Di Gioia Integrierte Kondensatoren • Poly/Poly Term. Coeff: low Volt. Coeff: low Parasitic Cap: average • MOS (Poly/Diffusion) Term. Coeff: low Volt. Coeff: high Parasitic Cap: high • MIM (Metal/Metal) Term. Coeff: low Volt. Coeff: low Parasitic Cap: average/low Nachteil: Cap/µm2 low © Zsolt M. KOVÁCS VAJNA Metal2 Metal1 SiO2 SiO2 Si-p Eugenio Di Gioia Integrierte Spulen • Die Kapazität gegen Substrat wird minimiert in dem man die obersten Metallschichten verwendet (z. B. Metal 6) • Der parasitäre Serienwiderstand wird minimiert in dem man mehrere Metallschichten in parallel verwendet (z. B. Metal 4+5+6) Eugenio Di Gioia Integrierter ESD-Schutz n-Wanne + p Diff VDD pn-diode VDD Sub n-Well pn p ESD-Schutz Input PAD np Input PAD IC np-diode VDD n-Well n Sub Sub + n Diff Eugenio Di Gioia Layout Querschnitt p+ VDD PAD VDD n+ p+ n+ p+ N-Well Sub pPAD VDD n nWell p+ n VDD p+ n nWell Sub pEugenio Di Gioia Teil III Entwurf einer integrierten Schaltung Eugenio Di Gioia Entwurf einer integrierten Schaltung • • • • • • • • • Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Eugenio Di Gioia Entwurf einer integrierten Schaltung • • • • • • • • • Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Eugenio Di Gioia Anforderungen (Analog IC) • • • • • • • • Verstärkung Frequenzbereich Rauschen Linearität Impedanzanpassung Offset Leistungsverbrauch Chipfläche Eugenio Di Gioia Entwurf einer Integrierten Schaltung • • • • • • • • • Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Eugenio Di Gioia Rechnungen „per Hand“ Bsp.: MOS Gleichungen Triode ID nCOX W U GS U T U DS L 1 2 U DS 2 nCOX W I D gm U DS U GS L Sättigung ID nCOX W 2L U GS U T 2 nCOX W I D U GS U T gm U GS L Man schätzt VGS, VDS, gm, ro ab Eugenio Di Gioia Entwurf einer Integrierten Schaltung • • • • • • • • • Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Eugenio Di Gioia Schematic Schematische Zeichnung der Schaltung mit Symbolen, die die einzelnen Bauelemente darstellen (nMOS, pMOS, R, L, C, Dioden) und ihre Verbindungen. Anderenfalls kann man die Schaltung durch eine Text-Datei beschreiben (Netlist) Eugenio Di Gioia Bsp: Schematic (CMOS Inverter) Eugenio Di Gioia Bsp. Netlist (CMOS Inverter) simulator lang=spectre global 0 include "/home/ams/ams_HK330/spectre/csx/mcparams.scs" include "/home/ams/ams_HK330/spectre/csx/cmos53.scs" section=cmostm include "/home/ams/ams_HK330/spectre/csx/res.scs" section=restm include "/home/ams/ams_HK330/spectre/csx/cap.scs" section=captm include "/home/ams/ams_HK330/spectre/csx/bip.scs" section=biptm I2 (net2 net11 0 0) modn w=10u l=0.3u as=1.1e-11 ad=1.1e-11 ps=12.2u \ pd=12.2u nrd=0.06 nrs=0.06 m=1 I1 (net2 net11 net9 net9) modp w=25u l=0.3u as=2.75e-11 ad=2.75e-11 \ ps=27.2u pd=27.2u nrd=0.024 nrs=0.024 m=1 V1 (net9 0) vsource dc=3.3 type=dc V0 (net11 0) vsource dc=1.6 type=sine ampl=10m freq=1G simulatorOptions options reltol=100e-6 vabstol=1e-6 iabstol=1e-12 temp=27 \ tnom=27 homotopy=all limit=delta scalem=1.0 scale=1.0 \ compatible=spice2 gmin=1e-12 rforce=1 maxnotes=5 maxwarns=5 digits=5 \ cols=80 pivrel=1e-3 ckptclock=1800 sensfile="../psf/sens.output" tran tran stop=10n errpreset=conservative write="spectre.ic" \ writefinal="spectre.fc" annotate=status maxiters=5 finalTimeOP info what=oppoint where=rawfile modelParameter info what=models where=rawfile element info what=inst where=rawfile outputParameter info what=output where=rawfile saveOptions options save=all currents=all useprobes=yes Eugenio Di Gioia Entwurf einer integrierten Schaltung • • • • • • • • • Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Eugenio Di Gioia Simulation Die Schaltung wird durch ein Modell simuliert, das die physikalischen Eigenschaften der einzelnen Bauelemente beschreibt. Das meistverwendete Modell ist das BSIMModell (Berkeley University). Mit dem Simulator kann man verschiedene Analysen durchführen: • • • • • • • • DC Operating Point (Arbeitspunkt) DC sweep AC (Kleinsignal) Transient-Analyse S-Parameter Noise-Analyse (Rauschen) Periodic Steady-state (Linearität) Monte Carlo (Statistische Analyse) Eugenio Di Gioia Bsp: Analog Artist (Transient-Analyse) Eugenio Di Gioia Entwurf einer Integrierten Schaltung • • • • • • • • • Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Eugenio Di Gioia Layout Der Designer verwendet verschiedene Layers die zur Verfügung stehen: Metal, Poly, Active, usw. Er sieht die Draufsicht (in zwei Dimensionen) der IC Eugenio Di Gioia Bsp: Layout eines CMOS-Inverters Eugenio Di Gioia Entwurf einer Integrierten Schaltung • • • • • • • • • Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Eugenio Di Gioia DRC/LVS/Extracted • DRC (Design Rules Checker): Kontrolliert, dass die Designregeln erfüllt werden. Diese stellen sicher, dass einige unerwünschte Effekte nicht auftreten und dass die erwünschten Bauelemente korrekt funktionieren. • LVS (Layout Versus Schematic): Verifiziert, dass die Bauelemente im Layout denen im Schematic entsprechen) • Extracted: parasitäre Kapazitäten und Widerstände werden vom Layout extrahiert Am Ende dieses Prozesses wird die Schaltung (jetzt mit Parasitics) wieder simuliert und kontrolliert, ob die Spezifikationen noch erfüllt sind. Eugenio Di Gioia Entwurf einer Integrierten Schaltung • • • • • • • • • Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Eugenio Di Gioia Prototypherstellung • Layout -> GDS Text-Datei • To the Foundry • Nach ca. 2 Monaten → Chip Eugenio Di Gioia Entwurf einer Integrierten Schaltung • • • • • • • • • Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Eugenio Di Gioia Entwurf einer Integrierten Schaltung • • • • • • • • • Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Eugenio Di Gioia
