Leistungsbauelemente in der Automobilindustrie - E

Leistungsbauelemente in der Automobilindustrie:
Erhöhung der Robustheit von Schutz– und Nutzstrukturen
bei verringerten Flächen
Joachim Joos
31. Mai 2010
2
Vorwort
Die vorliegende Arbeit entstand im Rahmen einer Kooperation zwischen dem Institut für Elektrische Antriebe (IALB) der Universität Bremen und der Abteilung AI AP TD BCD — Technologieentwicklung/Smart Power ICs/Automotive Power — der Infineon Technologies AG in
München.
Diese Arbeit wäre nicht möglich gewesen ohne die intensive fachliche und organisatorische
Unterstützung seitens des Kooperationspartners.
Herr Dr. M. Stecher und Frau Dr. M. Denison unterstützten die Arbeit durch zahlreiche Fachgespräche und durch die übernommenen diversen organisatorischen Vorgänge, die sich aus der
Kooperation ergaben. Weiterhin danke ich Frau Dr. R. Hoffmann und Herrn Dr. N. Jensen
dafür, dass sie mit Strukturdaten und Profilen halfen und für Diskussionen zur Verfügung standen. Herrn W. Schwetlick danke ich für die Diskussionen speziell zum Thema der Feldoxid–
Strukturierung. Leider konnten noch nicht alle Ideen umgesetzt werden. Ebenso danke ich der
gesamten Abteilung AIM AP D TD BCD für für die freundliche Aufnahme bei zahlreichen
Besuchen.
Mein besonderer Dank gilt Herrn Prof. Dr. phil. nat. D. Silber für die Ermöglichung und Unterstützung der Promotion in diesem Rahmen. Ich danke ihm für die zahlreichen intensiven
Fachgespräche sowie inspirierende Diskussionen.
Weiterhin danke ich Herrn Prof. Dr.–Ing. R. Laur für die Übernahme des Zweitgutachtens und
seine Kommentare und Anregungen zu Ausführungen in dieser Arbeit.
Immenhausen, im November 2009
Joachim Joos
3
4
Inhaltsverzeichnis
1 Einleitung
17
2 Grundlegendes
21
2.1
2.2
2.3
2.4
Smart Power . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.1.1
Begriffserklärung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.1.2
Entwicklung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.1.3
Eigenschaften eines Standard BCDMOS–Prozesses
2.1.4
BCDMOS-Prozess von Infineon Technologies (SPT5/6) . . . . . . . . 23
. . . . . . . . . . 22
ESD– und ISO–Ereignisse . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.2.1
Elektrostatische Ladung und Entladungen . . . . . . . . . . . . . . . . 25
2.2.2
ESD Test–Methoden . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.2.3
ISO Pulse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.2.4
Analyse der ESD/ISO Fehler–Mechanismen . . . . . . . . . . . . . . . 32
Zum Begriff der Dualität . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
2.3.1
Duale Netzwerke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
2.3.2
Anwendung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
2.3.3
Gyrator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Die H–Brücke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
2.4.1
Begriffserklärung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
2.4.2
Die H–Brücke der Leistungselektronik
2.4.3
DC/DC–Konverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.4.4
AC/DC–Konverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.4.5
AC/AC–Konverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
. . . . . . . . . . . . . . . . . 38
2.5
Anforderungen der Leistungselektronik . . . . . . . . . . . . . . . . . . . 41
2.6
Anforderungen in der Praxis . . . . . . . . . . . . . . . . . . . . . . . . . . 41
5
INHALTSVERZEICHNIS
6
2.7
Anwendungsmöglichkeiten für die H–Brücke . . . . . . . . . . . . . . . . 45
2.8
Grundstrukturen von Leistungstransistoren . . . . . . . . . . . . . . . . . . . . 45
2.8.1
n+ n− n+ –Struktur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.8.2
n+ pn− n+ –Struktur . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
3 “Dualer Thyristor”
3.1
3.2
3.3
55
Theoretischer Ansatz, diskreter Aufbau . . . . . . . . . . . . . . . . . . . . . 55
3.1.1
Eigenschaften des Thyristors und “Dualen Thyristors” . . . . . . . . . 56
3.1.2
Kennlinie des “Dualen Thyristors” . . . . . . . . . . . . . . . . . . . . 60
3.1.3
Gyrator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Realisierung, integrierter Aufbau . . . . . . . . . . . . . . . . . . . . . . . . . 64
3.2.1
Aufbau mit Planarprozess . . . . . . . . . . . . . . . . . . . . . . . . 64
3.2.2
Realisierung auf SPT5/6 . . . . . . . . . . . . . . . . . . . . . . . . . 65
3.2.3
2D–Variante . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
3.2.4
3D–Variante . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Anwendungsmöglichkeiten . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
3.3.1
Halbbrücke und H-Brücke . . . . . . . . . . . . . . . . . . . . . . . . 80
4 Hochvolt–MOSFET (HVMOS)
83
4.1
HVPMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
4.2
Einzelstruktur HVPMOS 2D . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
4.3
Parallelschaltung HVPMOS 2D . . . . . . . . . . . . . . . . . . . . . . . . . 91
4.4
4.5
4.3.1
Simulation ohne Eigenerwärmung . . . . . . . . . . . . . . . . . . . . 92
4.3.2
Thermodynamische Simulation . . . . . . . . . . . . . . . . . . . . . 93
Erweiterung auf dreidimensionale Vorgänge . . . . . . . . . . . . . . . . . . . 97
4.4.1
Simulation ohne Eigenerwärmung . . . . . . . . . . . . . . . . . . . . 97
4.4.2
Thermodynamische Simulation . . . . . . . . . . . . . . . . . . . . . 100
Konstruktionsregeln, Anwendung und Ergebnisse . . . . . . . . . . . . . . . . 103
5 Schutzstrukturen
111
5.1
Schutzstruktur “ESD45V” . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
5.2
“ESD45V”, streifenförmige Anode . . . . . . . . . . . . . . . . . . . . . . . . 114
5.2.1
Einzelbauelementsimulation 2D . . . . . . . . . . . . . . . . . . . . . 114
INHALTSVERZEICHNIS
5.2.2
5.3
7
Erweiterung auf dreidimensionale Vorgänge . . . . . . . . . . . . . . . 119
“ESD45V”, schachbrettartige Anode . . . . . . . . . . . . . . . . . . . . . . . 126
5.3.1
Einzelbauelementsimulation 3D . . . . . . . . . . . . . . . . . . . . . 126
5.4
Messungen an den “ESD45V” auf BCD–Technologie . . . . . . . . . . . . . . 129
5.5
Parallelschaltung von Schutz– und Nutzstrukturen . . . . . . . . . . . . . . . . 139
5.5.1
HVPMOS parallel “ESD45V” — 1 . . . . . . . . . . . . . . . . . . . 139
5.5.2
HVPMOS parallel “ESD45V” — 2 . . . . . . . . . . . . . . . . . . . 140
6 Designempfehlung
143
7 Konsequenzen und Ausblick
145
8 Zusammenfassung
147
A Feldeffekttransistoren (FET)
149
A.0.3 Charakteristische Eigenschaften und Aufbau . . . . . . . . . . . . . . 149
A.0.4 Kennlinie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
B Thyristor–Strukturen
155
B.0.5
Geschichte und Entwicklung . . . . . . . . . . . . . . . . . . . . . . . 155
B.0.6
Aufbau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
B.0.7
Verhalten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
C Normen zu ESD– und ISO–Ereignissen
161
D Abkürzungsverzeichnis
163
E Formelzeichen
165
8
INHALTSVERZEICHNIS
Abbildungsverzeichnis
2.1
Ein–Wannen–Prozess . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.2
Zwei–Wannen–Prozess . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.3
BCDMOS–Prozess . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.4
Querschnitte SPT5/6–Technologie . . . . . . . . . . . . . . . . . . . . . . . . 26
2.5
ESD–Schutz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.6
HBM–Pulsverlauf (real und in der Simulation nachgebildet) . . . . . . . . . . 29
2.7
Schematisch HBM– und MM–Pulser . . . . . . . . . . . . . . . . . . . . . . . 29
2.8
MM–Pulsverlauf . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.9
CDM–Pulsverlauf . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.10 Schematisch CDM–Pulser . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.11 TL–Pulsverlauf (beispielhaft) . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.12 Schematisch TL–Pulser . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.13 ISO1–Puls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.14 ISO3–Pulse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.15 ISO5–Puls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.16 Zueinander duale Schaltkreise . . . . . . . . . . . . . . . . . . . . . . . . . . 36
2.17 Schaltbild des Gyrators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
2.18 Ersatz einer Induktivität mittels Gyrator . . . . . . . . . . . . . . . . . . . . . 37
2.19 H–Brücke Darstellung 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
2.20 H–Brücke Darstellung 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
2.21 Übersicht DC/DC–Konverter–1 . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.22 Übersicht DC/DC–Konverter–2 . . . . . . . . . . . . . . . . . . . . . . . . . . 40
2.23 Übersicht AC/DC–Konverter . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
2.24 Schaltplan der diskreten Brücke . . . . . . . . . . . . . . . . . . . . . . . . . 42
9
ABBILDUNGSVERZEICHNIS
10
2.25 Querschnitt durch DMOS–Transistor . . . . . . . . . . . . . . . . . . . . . . . 42
2.26 Idealisierte Darstellung der bipolaren Pulsweitenmodulation . . . . . . . . . . 43
2.27 Idealisierte Darstellung der unipolaren Pulsweitenmodulation . . . . . . . . . . 44
2.28 n+ n− n+ –Struktur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.29 Strom–/Spannungskennlinie der n+ n− n+ –Struktur . . . . . . . . . . . . . . . 47
2.30 Verlauf des elektrischen Feldes in der n+ n− n+ –Struktur . . . . . . . . . . . . . 49
2.31 n+ pn− n+ –Struktur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.32 Transiente Strom–/Spannungskennlinie der n+ pn− n+ –Struktur . . . . . . . . . 51
2.33 Verlauf des elektrischen Feldes in der n+ pn− n+ –Struktur . . . . . . . . . . . . 51
2.34 Transiente Strom–/Spannungskennlinie bei 800 Kelvin . . . . . . . . . . . . . 52
2.35 Elektronen– und Löcherdichten im n− –Gebiet bei 800 Kelvin . . . . . . . . . . 53
2.36 Transiente Kennlinien für verschiedenen Emitterdotierungen . . . . . . . . . . 54
3.1
Vergleich der Spannungs-/Stromkennlinien
. . . . . . . . . . . . . . . . . . . 56
3.2
Duale Ersatzschaltbilder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
3.3
Dualität der Schaltvorgänge . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
3.4
Netzwerkgleichungen am “Dualen Thyristor” . . . . . . . . . . . . . . . . . . 60
3.5
Kennlinie des “Dualen Thyristors” . . . . . . . . . . . . . . . . . . . . . . . . 62
3.6
Kennlinienverläufe bei Variation der pinch–off –Spannung . . . . . . . . . . . . 63
3.7
Kennlinienverläufe bei Variation des Sättigungsstromes . . . . . . . . . . . . . 63
3.8
Herleitung des planaren “Dualen Thyristors” . . . . . . . . . . . . . . . . . . . 64
3.9
Fertigung des “Dualen Thyristors” . . . . . . . . . . . . . . . . . . . . . . . . 65
3.10 “Dualer Thyristor” integrierte Fassung 2D . . . . . . . . . . . . . . . . . . . . 66
3.11 Eingangskennlinie des n–Kanal–Transistors (2D) . . . . . . . . . . . . . . . . 67
3.12 Eingangskennlinie des p–Kanal–Transistors (2D) . . . . . . . . . . . . . . . . 67
3.13 Ausgangskennlinie des n–Kanal–Transistors (2D) . . . . . . . . . . . . . . . . 68
3.14 Ausgangskennlinie des p–Kanal–Transistors (2D) . . . . . . . . . . . . . . . . 68
3.15 Kennlinie der 2D–Version . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.16 Kennlinienpunkte der Abbildungen . . . . . . . . . . . . . . . . . . . . . . . . 70
3.17 Abnahme der Elektronenkonzentration im n–Kanal . . . . . . . . . . . . . . . 71
3.18 Entwicklung der Elektronenstromdichte im n-Kanal . . . . . . . . . . . . . . . 72
3.19 Abnahme der Löcherkonzentration im p-Kanal . . . . . . . . . . . . . . . . . 73
ABBILDUNGSVERZEICHNIS
11
3.20 Entwicklung der Löcherstromdichte im p-Kanal . . . . . . . . . . . . . . . . . 74
3.21 Vergleich 2D– und 3D–Struktur . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.22 Abnahme der Elektronenkonzentration im n–Kanal (3D) . . . . . . . . . . . . 76
3.23 Entwicklung der Elektronenstromdichte im n–Kanal (3D) . . . . . . . . . . . . 77
3.24 Abnahme der Löcherkonzentration im p–Kanal (3D) . . . . . . . . . . . . . . 78
3.25 Entwicklung der Löcherstromdichte im p–Kanal (3D) . . . . . . . . . . . . . . 79
3.26 Halbbrücke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
3.27 “Dualer Thyristor” ersetzt High-Side-Transistor . . . . . . . . . . . . . . . . . 81
3.28 H-Brücke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
4.1
Avalanche und parasitärer Bipolar–Transistor bei lateralem HVMOS . . . . . . 84
4.2
Untersuchte HVPMOS–Varianten . . . . . . . . . . . . . . . . . . . . . . . . 85
4.3
Querschnitt und vereinfachte Ersatzschaltung HVPMOS (2D) . . . . . . . . . 86
4.4
Transienter Spannungsverlauf für einen TLP 1mA (2D) . . . . . . . . . . . . . 88
4.5
Avalanche–Generationsrate für einen TLP 1mA (2D) . . . . . . . . . . . . . . 89
4.6
Löcherstromdichte für einen TLP 1mA (2D) . . . . . . . . . . . . . . . . . . . 90
4.7
Transienter Spannungs– und Temperaturverlauf für TLP 5mA (2D) . . . . . . . 91
4.8
Gate–Treiber MOSFET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
4.9
Transiente Kennlinien der Parallelschaltung für TLP 5, 2mA (2D) . . . . . . . . 93
4.10 Thermodynamische Kennlinien für TLP 5, 2mA (2D) . . . . . . . . . . . . . . 94
4.11 Thermodynamische Löcherstromdichte für TLP 5, 2mA (2D) . . . . . . . . . . 95
4.12 Thermodynamische Gittertemperatur für TLP 5, 2mA (2D) . . . . . . . . . . . 96
4.13 3D–HVPMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
4.14 Transienter Spannungs– und Stromverlauf für TLP 18, 3mA (3D) . . . . . . . . 98
4.15 Löcherstromdichte für einen TLP 18, 3mA (3D) . . . . . . . . . . . . . . . . . 99
4.16 Transienter Spannungs– und Stromverlauf für TLP 1, 3A (3D) . . . . . . . . . 100
4.17 Löcherstromdichte für einen TLP 1, 3A (3D) . . . . . . . . . . . . . . . . . . . 101
4.18 Impact–Ionisation für einen TLP 1, 3A (3D) . . . . . . . . . . . . . . . . . . . 102
4.19 Schematische Ausgangskennlinie eines HVMOS . . . . . . . . . . . . . . . . 105
4.20 Ausgangskennlinie am Beispiel LDMOS . . . . . . . . . . . . . . . . . . . . . 106
4.21 Entwicklung der Löcherdichten am Beispiel LDMOS . . . . . . . . . . . . . . 107
4.22 Neuartige Driftstrecke am Beispiel LDMOS . . . . . . . . . . . . . . . . . . . 108
ABBILDUNGSVERZEICHNIS
12
4.23 Neuartige optimierte Driftstrecke am Beispiel LDMOS . . . . . . . . . . . . . 108
4.24 Prozessablauf neuartige optimierte Driftstrecke . . . . . . . . . . . . . . . . . 109
5.1
Querschnitt und vereinfachte Ersatzschaltung “ESD45V” . . . . . . . . . . . . 113
5.2
Transienter Spannungs– und Temperaturverlauf für TLP 10mA (2D) . . . . . . 115
5.3
Impact–Ionisation mit pnp für TLP 10mA (2D) . . . . . . . . . . . . . . . . . 116
5.4
Elektronenstromdichte mit pnp für TLP 10mA (2D) . . . . . . . . . . . . . . . 117
5.5
Thermodynamische Impact–Ionisation mit pnp für TLP 10mA (2D) . . . . . . 118
5.6
3D–“ESD45V” . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
5.7
Transienter Spannungs– und Temperaturverlauf für TLP 35mA (3D) . . . . . . 121
5.8
Thermodynamische Impact–Ionisation für TLP 35mA (3D)–1 . . . . . . . . . . 122
5.9
Thermodynamische Impact–Ionisation für TLP 35mA (3D)–2 . . . . . . . . . . 123
5.10 Thermodynamische Elektronenstromdichte für TLP 35mA (3D)–1 . . . . . . . 124
5.11 Thermodynamische Elektronenstromdichte für TLP 35mA (3D)–2 . . . . . . . 125
5.12 Thermodynamische Elektronenstromdichte für TLP 200mA (3D)–1 . . . . . . 127
5.13 Thermodynamische Elektronenstromdichte für TLP 200mA (3D)–2 . . . . . . 128
5.14 Transiente Kennlinien für TLP 200mA (3D) . . . . . . . . . . . . . . . . . . . 129
5.15 Gittertemperatur mit pnp für TLP 200mA (3D)–1 . . . . . . . . . . . . . . . . 130
5.16 Gittertemperatur mit pnp für TLP 200mA (3D)–2 . . . . . . . . . . . . . . . . 131
5.17 Gittertemperatur ohne pnp für TLP 200mA (3D)–1 . . . . . . . . . . . . . . . 132
5.18 Gittertemperatur ohne pnp für TLP 200mA (3D)–2 . . . . . . . . . . . . . . . 133
5.19 Transienter Spannungs– und Stromverlauf für TLP 500mA (3D) . . . . . . . . 134
5.20 Transienter Spannungs– und Stromverlauf für TLP 1000mA (3D) . . . . . . . . 134
5.21 3D–“ESD45V”–Stöpsel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
5.22 Realisierungsmöglichkeiten für die 3D–“ESD45V”–Stöpsel
. . . . . . . . . . 136
5.23 Thermodynamische Kennlinien für TLP 200mA (3D) . . . . . . . . . . . . . . 136
5.24 Thermodynamische Elektronenstromdichte für TLP 200mA (3D)–1 . . . . . . 137
5.25 Thermodynamische Elektronenstromdichte für TLP 200mA (3D)–2 . . . . . . 138
5.26 Messungen an unterschiedlichen “ESD45V”–Realisierungen . . . . . . . . . . 139
5.27 Thermodynamische Parallelschaltung für TLP 200mA (3D) . . . . . . . . . . . 140
5.28 Transiente Kennlinien der Parallelschaltung für TLP 2, 5A (3D) . . . . . . . . . 141
5.29 Messungen an unterschiedlichen “ESD45V” parallel HVPMOS . . . . . . . . 141
ABBILDUNGSVERZEICHNIS
13
A.1 JFET–Aufbau (links) und MOSFET–Aufbau (rechts) . . . . . . . . . . . . . . 150
A.2 n–JFET (links) und p–JFET (rechts) . . . . . . . . . . . . . . . . . . . . . . . 150
A.3 Bulk–/Source–Kurzschluss beim MOSFET . . . . . . . . . . . . . . . . . . . 151
A.4 MOSFET–Schaltzeichen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
A.5 Eingangskennlinien . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
A.6 Ausgangskennlinie eines n–JFET . . . . . . . . . . . . . . . . . . . . . . . . . 153
B.1 Struktureller Aufbau Thyristor . . . . . . . . . . . . . . . . . . . . . . . . . . 155
B.2 Einfaches funktionales Ersatzschaltbild Thyristor . . . . . . . . . . . . . . . . 156
B.3 Innere Ströme und resultierende Kennlinien für Thyristor–Strukturen . . . . . . 158
14
ABBILDUNGSVERZEICHNIS
Tabellenverzeichnis
2.1
Elektrostatische Spannungen . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3.1
Bedingungen für Triodenbereich des “Dualen Thyristors” . . . . . . . . . . . . 61
3.2
Anschlussbezeichnungen der Realisierung auf SPT5/6 . . . . . . . . . . . . . 65
3.3
Daten der Einzeltransistoren (2D) . . . . . . . . . . . . . . . . . . . . . . . . 66
3.4
Daten der Einzeltransistoren (3D) . . . . . . . . . . . . . . . . . . . . . . . . 70
4.1
Optimierung der Driftstrecke am Beispiel LDMOS . . . . . . . . . . . . . . . 105
15
16
TABELLENVERZEICHNIS
Kapitel 1
Einleitung
Die Festigkeit von Schaltkreisen gegen elektrostatische Entladungen (ESD) ist seit langem ein
wesentlicher Gesichtspunkt der Schaltkreisentwicklungen, da trotz erheblichen Aufwands in
der Montage solche Hochspannungsentladungen nicht völlig ausgeschlossen werden können.
Die Absicherung der Schaltung gegen derartige Impulse ist bisher in der Entwurfsphase nur
schwer möglich, weil sowohl die Gesichtspunkte der Verdrahtung (bezüglich Störimpulseinspeisung) als auch die Stabilität der primär beeinflussten Schaltungskomponenten nicht von
Anfang an systematisch beurteilt werden können.
Die bisherigen Untersuchungen der ESD–Effekte sind zwar ein Einstieg in die Problematik,
reichen aber zur Beurteilung der Festigkeit bezüglich anderer Impulsformen (oder Impulsfolgen) und hoher Anregungsenergien nicht aus.
Die Möglichkeiten, solche Effekte in Simulationen realistischer zu erfassen, sind durch die
Fortschritte in der Bauelementesimulation in den letzten Jahren enorm gewachsen. Die Simulationswerkzeuge können prinzipiell elektrothermische Kopplungen erfassen; dies ist eine
wesentliche Hilfe zur besseren quantitativen Simulation. Allerdings ist Leichtgläubigkeit gegenüber dem Simulator nicht angebracht, und die Verlässlichkeit quantitativer Ergebnisse muss
nachgewiesen werden, insbesondere durch Messungen. Dies gilt speziell für das Hochtemperaturverhalten, weil die physikalischen Modelle dort in der Regel nicht verifiziert sind. Jedenfalls ist durch die Steigerung der Rechenleistung einerseits und die Verbesserung der Simulationswerkzeuge andererseits eine wesentlich günstigere Situation gegeben. Die Simulation
ermöglicht es, gekoppelte physikalische Effekte, wie Avalanche Generation und Temperatur,
zu trennen und somit die Einzelbeiträge zu erfassen und anschaulich zu machen.
Auch die Messvorgänge selbst können mit Hilfe der Simulation nachgebildet und so in ihrer
Aussagefähigkeit verbessert werden.
Die Analyse der inneren Vorgänge und die Möglichkeit, sie graphisch zu veranschaulichen,
ergibt gute Ausgangspunkte zur Verbesserung der Strukturen.
Heute benötigen insbesondere Automobilhersteller robuste, thermisch belastbare und langzeitstabile Komponenten, um die zukünftigen Standards zu erfüllen. In heutigen Fahrzeugen greifen dezentralisierte Subkomponenten auf mehrere Mikrocontroller–Einheiten zu. Durch die
17
18
KAPITEL 1. EINLEITUNG
weitverzweigte Struktur eines heutigen Bordnetzes wird nicht nur die Störeinstrahlung sondern
auch das Weiterverteilen bereits eingekoppelter, teilweise hochenergetischer Störungen gefördert. Sie dürfen die Funktion sicherheitsrelevanter Systeme nicht beeinträchtigen und selbstverständlich soll eine Zerstörung einzelner Baugruppen ausgeschlossen werden [Infineon04].
Rein mechanische und hydraulische Komponenten werden zunehmend durch eine Kombination von mechanischen und elektronischen Lösungen (Mechatronische Systeme) ersetzt. Für
einige dieser Schaltungen ist es vorteilhaft, sie direkt an den mechanischen Teilen zu montieren. Dies führt zu extremen Umgebungsbedingungen für die elektronischen Komponenten wie
Mikrocontroller, Leistungstransistoren und intelligente Treiber–ICs. Die Funktion darf dabei
oftmals nicht beeinträchtigt werden. Die Sperrfähigkeit muss bei über 70 Volt für die Leistungstransistoren liegen, um auch die Spezifikationen des 42 Volt Bordnetzes zu erfüllen [Miller98].
Aktuelle Schutzkonzepte erfüllen diese harten Anforderungen oftmals nicht oder nur ungenügend. Deshalb ist es notwendig, die existierenden Konzepte anzupassen bzw. neue zu entwickeln.
Als Schutzbauelemente gegenüber ESD-Ereignissen haben sich in der Vergangenheit Thyristor, Dioden- und Widerstandsstrukturen bewährt. Diese Konzepte reichen aber für die Bewältigung der gestiegenen Anforderungen im Kfz-Bereich nicht aus. Hier muss nicht nur ein zuverlässiger Schutz gegenüber der Zerstörung von Komponenten durch ESD-Ereignissen realisiert
werden, sondern auch die Funktion unter noch strengeren Bedingungen sichergestellt werden
(z.B. ISO–Pulse, GUN).
Anhand der im Kfz häufig zur Realisierung vielfältiger intelligenter Motorsteuerungs–, Sicherheits–, Komfort– und Unterhaltungsfunktionen (sogenannte Smart–Power–Schaltungen) eingesetzten BCDMOS–Technologie (Bipolar, CMOS und DMOS monolithisch integriert) wird
im Folgenden die Problemstellung und entsprechende Lösungsmöglichkeiten aufgezeigt. Dies
geschieht exemplarisch an der SPT5 Technologiegeneration (SPT Smart Power Technology)
von Infineon Technologies, kann jedoch problemlos auf andere SPT–Technologien übertragen
werden und für weitere Technologien angepasst werden.
Nach einer Einführung in die Grundlagen in Kapitel 2 wird in Kapitel 3 ein neuartiges, robustes
Halbleiterbauelement vorgestellt, welches erstmals im Rahmen dieser Arbeit diskutiert wurde.
Es ist hochgradig unempfindlich gegenüber den zuvor angesprochenen Problemen des Kfz–
Bordnetzes und ermöglicht entsprechend seiner Charakteristik neue kosteneffizientere Schaltungskonzepte.
In Kapitel 4 werden Auswirkungen des Kfz–Versorgungsnetzes auf die Nutzbauelemente einer
Schaltung erläutert. Dies geschieht am Beispiel eines Hochvolt–PMOS–Transistors und kann
entsprechend der sich im Querschnitt der Devices ergebenden parasitären Strukturen leicht auf
andere Hochvolt–Bauelemente (z.B. Hochvolt–NMOS–Transistor, Hochvolt–Leistungsschalter
— DMOS, Hochvolt–Dioden) übertragen werden und auch für CMOS–Schalter angepasst werden.
Es wird aufgezeigt, wie es möglich wird durch weitergehendes Verständnis der inneren Abläufe, bereits bei der Entwicklung der Nutzbauelemente die Robustheit und Zuverlässigkeit zu
19
erhöhen, ohne die Nutzeigenschaften zu verschlechtern. Dadurch können speziell die hochbelasteten Ein– und Ausgangsstufen flächen– und damit kostengünstig realisiert werden.
Die Grenzen der Nutzbauelemente in einer Schaltung bezüglich Robustheit und Zuverlässigkeit können durch Einsatz sogenannter Schutzstrukturen zu höheren Belastungen hin verschoben werden. Dies wird in Kapitel 5 exemplarisch an einer Struktur erläutert, in der neben der
eigentlichen Diodendurchbruchstruktur Bipolarbauelemente aktiv eingesetzt werden, um zu
einer flächeneffizienteren Lösung zu kommen, als dies bei den gewöhnlich eingesetzten Diodenstrukturen der Fall wäre.
Auf die sich aus der Parallelschaltung von Schutz– und Nutzstrukturen ergebenden Probleme
wird in Kapitel 6 näher eingegangen. Hier wird deutlich, warum ein robustes Nutzbauelement
von entsprechend hoher Wichtigkeit ist und die Schutzstruktur nicht als allgemeiner “Problemlöser” eingesetzt werden kann.
Das primäre Ziel muss die Erhöhung der Robustheit und Zuverlässigkeit der Nutzbauelemente
oder die Entwicklung neuer robuster Nutzbauelemente sein.
20
KAPITEL 1. EINLEITUNG
Kapitel 2
Grundlegendes
Wie in der Einleitung angekündigt, folgt eine Übersicht der zum Verständnis wichtigen Grundlagen mit weiterführenden Quellen.
Nach Informationen zu Smart Power, Feldeffekttransistoren und Thyristor–Strukturen wird in
die ESD– und ISO–Thematik eingeführt.
Ein häufig in der Elektrotechnik/Elektronik anzuwendendes Grundprinzip, die Dualität, wird
betrachtet. Anschließend folgt eine allgemeine Vorstellung von H–Brücken, der Grundlagen
warum sie eingesetzt werden und der Anwendungsmöglichkeiten derselben.
Im letzten Abschnitt wird eine erste Einführung in die an Leistungsbauelementen unter extremen Spannungs–, Strom– und/oder Temperaturbedingungen auftretenden Effekte gegeben.
Hierzu werden vereinfachte Ersatzstrukturen herangezogen. Dies ermöglicht das Verständnis
der an komplexen Bauelementen beobachtbaren Vorgänge und die Zuordnung von Ursache und
Wirkung im Gesamten.
2.1 Smart Power
2.1.1 Begriffserklärung
Für den praktischen Einsatz ist ein integrierter Leistungsschaltkreis (“Power Circuit”) durch
seine Grenzdaten charakterisiert. Ein integrierter intelligenter Leistungsschaltkreis (“Smart
Power Circuit”) wird durch seine Grenzdaten und logischen Verknüpfungen beschrieben
[Murari96].
2.1.2 Entwicklung
Bis Ende der 70er Jahre wurde für integrierte Leistungsschaltkreise reine Bipolartechnik eingesetzt. Logikfunktionen wurden durch I2 L –Strukturen realisiert. Dies führte oftmals zu sehr
komplexen Schaltungsentwürfen mit hohen Verlusten. Die erforderliche Chipfläche für eine
Schaltung konnte nur sehr begrenzt mit steigender Lithographieauflösung reduziert werden.
21
22
KAPITEL 2. GRUNDLEGENDES
Bei CMOS–Schaltungen gibt es diese Probleme wenigstens bei niedrigen Frequenzen nicht
[Wanlass63].
In den 80er Jahren brachten die gemischten Technologien wie BiCMOS (Bipolar– CMOS)
[GME88] oder später (Ende der 80er Jahre) BCDMOS (Bipolar–CMOS–DMOS) große Fortschritte bei der Integration von Leistungs– mit Steuer– und Diagnoseelektronik.
Die Kombination von CMOS–Logik mit bipolaren Analogschaltungen und Leistungsbauelementen (Sperrspannungen > 5 Volt) war die Startphase der intelligenten Leistungsbauelemente
(“Smart–Power–Devices”) [Murari96].
“Smart–Power” ermöglicht im Gegensatz zu den nicht–intelligenten Leistungsbauelementen
der 70er und 80er Jahre die Integration sehr komplexer Teile eines Systems — heute teilweise
sogar als Ein–Chip–Lösung (z. B. Schnittstelle zwischen Mikrocontroller und Last oder Mikrocontroller mit Schnittstelle zur Last). Durch Einsatz von DMOS–Transistoren statt Bipolartransistoren können zum einen die Verluste im Lastkreis reduziert (extrem kleine ON–Widerstände
der Drain–Source–Strecke eines DMOS–Transistors), zum anderen kann aber auch der Strombedarf im Ansteuerzweig minimiert werden. Es ergibt sich eine Reduktion der Wärmeentwicklung und Einsparungen bei der Chipfläche sind möglich.
Die BCDMOS–Technologie entwickelt sich hin zu höheren Sperrspannungen mit gesteigerter
Lithographieauflösung.
2.1.3 Eigenschaften eines Standard BCDMOS–Prozesses
Ein BCDMOS–Prozess baut i. Allg. auf einem p–Substrat auf. Darauf wird die epitaktische p–
oder n–Schicht abgeschieden.
Der p–Epi–Prozess ist zu modernen VLSI BiCMOS und CMOS–Prozessen kompatibel. Sein
Einsatzgebiet ist die Integration von leistungselektronischen Funktionen mit komplexer Logik
oder Mikrocontroller–Kernen. Vorhandene digitale Funktionsblöcke und Bibliotheken können
leicht übertragen werden, womit eine kurze Entwicklungszeit selbst für hochgradig komplexe
Schaltungen gesichert ist.
Der n–Epi–Prozess entstand aus den Bipolarprozessen. Er ermöglicht eine optimierte Auslegung von Bauelementen für die Analogschaltungstechnik. Einzelne Bauelemente können
durch Separationsdiffusionen, die bis auf das Substrat reichen (“pn–Isolation” oder “Junction–
Isolation”, JI) voneinander isoliert werden. Alternativ werden selbstisolierende Strukturen realisiert (“Self Isolation”, SI).
Die Ein–Wannen–Technik benötigt zwingend Separationsdiffusionen. Dagegen kann die Zwei–
Wannen–Technik ohne JI auskommen. Zudem ist sie gut skalierbar und ermöglicht bessere
Transistoreigenschaften. Speziell der PMOS wird beim Ein–Wannen–Prozess mit n–Wanne
noch schlechter in den Durchlasseigenschaften als beim Zwei–Wannen–Prozess. Es fehlt die
Möglichkeit, die oberflächennahe Dotierung und damit die Dotierung im Kanalbereich zu erhöhen. Dies würde den Widerstand des Bauelements im durchgeschalteten Zustand reduzieren.
Nachteilig ist die Komplexität des Zwei–Wannen–Prozesses und der große Flächenbedarf. Der
2.1. SMART POWER
23
5V
PMOS
5V
NMOS
N + P O LY
N + P O LY
N+
F OX
P+
P+
FOX
F OX
N+
N+
P+
N −WE LL
P −SU B
Abbildung 2.1: Ein–Wannen–Prozess
5V
PMOS
5V
NMOS
N + P O LY
N + P O LY
N+
FOX
P+
P+
F OX
N+
N+
F OX
P+
P−WE LL
N −WE LL
P−EP I
P−SU B
Abbildung 2.2: Zwei–Wannen–Prozess
Ein–Wannen–Prozess in Verbindung mit “Junction–Isolation” ist ein einfacher, schlecht skalierbarer Prozess mit geringem Flächenbedarf [Veendrick92]. Es sind Mischformen der beiden
Grundtypen möglich (→Abbildungen 2.1 und 2.2).
Eine vergrabene n– oder p–Schicht (“Buried–Layer”) ermöglicht den niederohmigen Anschluss
vertikaler Bauelemente (prozessabhängig steht teilweise nur ein “p–Buried–Layer” oder “n–
Buried–Layer” zur Verfügung). Durch eine Anschlussdiffusion (“Sinker”) kann der Anschlusswiderstand weiter reduziert werden.
Zur Verringerung der parasitären Effekte kann die laterale Isolationsdiffusion durch oxidgefüllte Gräben (“Trenches”) ersetzt werden [Murari96].
Der BCDMOS–Prozess kombiniert die beschriebenen Elemente für gute analoge Fähigkeiten,
hohe Integrationsdichte der Logik und Leistungsschalter mit einem geringen Bahnwiderstand
im eingeschalteten Zustand. Um hohe Systemsicherheit zu erzielen, werden als Leistungstransistoren i. Allg. nur Anreicherungs–Typen (Enhancement) eingesetzt (→ Abbildung 2.3).
Die Parallelschaltung einzelner Zellen speziell für große Leistungsschalter geschieht im Layout
streifenförmig oder schachbrettmusterartig.
2.1.4 BCDMOS-Prozess von Infineon Technologies (SPT5/6)
Es handelt sich um einen Zwei–Wannen–Prozess mit Junction–Isolation (JI) und Local Oxidation of Silicon (LOCOS), der auf p–Substrat und n–Epitaxie aufbaut. Im Gegensatz zu
24
5V
NMOS
N+
P+
N+ POLY
N+ POLY
N+ POLY
FOX
P+
FOX
N+
12V
NPN
60V
VDMOS
N+
FOX
P+
FOX
P−WELL
N+
P+
P−WELL
N+
N+
P+
P−WELL
P−ISO
N−WELL
NBL
P−SUB
FOX
N+
FOX
N+
P+
P−WELL
SINKER
P−ISO
N−WELL
NBL
NBL
N+
N+
SINKER
N−WELL
NBL
KAPITEL 2. GRUNDLEGENDES
Abbildung 2.3: BCDMOS–Prozess
5V
PMOS
2.2. ESD– UND ISO–EREIGNISSE
25
anderen Smart–Power–Prozessen ist nur ein n–Buried–Layer im aktiven Bereich vorhanden
(→Abbildungen 2.4).
Die Leistungstransistoren sind sowohl laterale als auch vertikale Bauelemente. Beim n–LDMOS
wird die p–Wanne als Body verwendet und die Driftstrecke reicht bis in die schwach n–dotierte
Zone. Daraus resultieren die Durchbruchspannungen oberhalb 30 und oberhalb 50 Volt für die
beiden Spannungsklassen. Beim n–VDMOS wird die Driftzone durch die n–Epitaxie gebildet. Die Durchbruchspannung liegt oberhalb 60 Volt. Die unterschiedlichen Spannungsklassen
ermöglichen die flächenoptimierte Umsetzung unterschiedlichster Anforderungen.
Dadurch,
dass
kein
vollwertiger
PMOS–Leistungstransistor
(echter
p–Ka-
nal–LDMOS) verfügbar ist, muss häufig ein n–Kanal High–Side–Schalter und dessen aufwändige Ansteuerung über Ladungspumpe und/oder externem Bootstrapkondensator vorgesehen
werden.
Die hier behandelten CMOS–Transistoren haben eine minimale Strukturgröße von 0,6 µm. Als
Standard–Bipolartransistoren gibt es quasi vertikale npn– und laterale pnp–Transistoren. Weiterhin sind Dioden, Widerstände und Kapazitäten verfügbar. Es handelt sich um einen Streifenprozess.
2.2 ESD– und ISO–Ereignisse
Im Folgenden werden Konzepte zu elektrostatischen Entladungen (Elektrostatic Discharge,
ESD), einer Untergruppe von Electrical Overstress (EOS), vorgestellt und Möglichkeiten, das
Bauelementverhalten unter ESD– und ISO–Ereignissen zu prüfen [Merrill93] [Bhar83]
[Greason87]. Die allgemein übliche Messmethode, die jedoch kein reales Ereignis nachbildet,
sondern im Gegensatz zu anderen Testmethoden ausschließlich der Charakterisierung dient,
ist das TLP (Transmission Line Pulsing, TLP). ISO–Pulse bilden die in Kraftfahrzeugen vorkommenden Störungen, z.B. durch Ein– und Ausschalten von Verbrauchern wie Anlasser oder
elektrische Fensterheber, nach. ISO–Pulse sind genormt, wobei jeder Automobilhersteller seine eigene Auslegung der Norm hat (→Anhang C). Häufig erlaubt die Untersuchung des ESD–
Verhaltens von Bauelementen die durch ISO–Pulse verursachten Effekte zumindest qualitativ
zu klären. Quantitativ existieren Unterschiede.
2.2.1 Elektrostatische Ladung und Entladungen
Elektrostatische Aufladungen entstehen durch Überschuss oder Mangel von Elektronen auf der
Oberfläche eines Materials. Der Name “elektrostatische Ladung” beschreibt die Tatsache, dass
es sich um unbewegliche Ladung handelt. Erzeugt wird sie gewöhnlich durch das Zusammenbringen und Trennen zweier Materialien. Die relative Luftfeuchtigkeit, die Größe der Kontaktfläche und die Geschwindigkeit des Trennens beeinflussen das Ausmaß der elektrostatischen
Ladung. Ist das Material ein Leiter, kann die Ladung einfach zur Erde abgeführt werden. Bei
Isolatoren bleibt die Ladung auf der Oberfläche.
26
60V
P–LDMOS
5V
PMOS
N + P O LY
P+
P−W E LL
F OX
N+
N− W E LL
P+
P+
F OX
N+
F OX
N+
N+
P+
N− W E LL
P−W E LL
N + P OLY
P−W E LL
N−
W E LL
P+
N−
W E LL
F OX
N+
N−
W E LL
P−W E LL
N+
F OX
N+
H V−NDR I FT
P−W E LL
P −EP I
N BL
N BL
PBL
N BL
P−S U B
7V
Z–Diode
N+
F OX
60V
Freilaufdiode
P+
F OX
N+
SI N KE R
P−W E LL
N+
SI N K E R
N+
P−EP I
F OX
P+
F OX
N+
F OX
N−L DD
P−W E LL
P BL
45V
Z–Diode
P+
F OX
P−W E LL
N+
N+
SI NK E R
F OX
P−W E LL
N+
N+
SI NK E R
P−SUB
P+
P−W E LL
P−EP I
N BL
N BL
F OX
N BL
P−SU B
N− W E LL
KAPITEL 2. GRUNDLEGENDES
Abbildung 2.4: Querschnitte SPT5/6–Technologie
F OX
60V
N–LDMOS
N + P OL Y
N + P OLY
P+
12V
QV–NPN
5V
NMOS
2.2. ESD– UND ISO–EREIGNISSE
27
Ein ESD–Ereignis ist das Übertragen der elektrostatischen Ladung zwischen zwei Körpern,
die auf unterschiedlichem Potential liegen. Zum Beispiel kann ein Mensch, wenn er mit Gummisohlen über Teppichboden geht, eine Ladung aufnehmen, die zu einem Potential von mehreren tausend Volt über “Erde” führt. Berührt die Person nun einen metallischen Gegenstand,
der auf einem Potential nahe dem Erdpotential liegt, kommt es zur Übertragung von Ladung
(elektrostatische Entladung im Bereich einiger Nanosekunden) von der Person auf den metallischen Gegenstand [Amerasekera95]. Obwohl der “kleine Elektroschock/Lichtblitz” keine
Auswirkungen auf die Gesundheit des Menschen hat, wird durch die Entladung extreme Hitze
auf einer sehr kleinen Fläche erzeugt. Elektronische Bauelemente können jedoch beschädigt
werden.
ΔW
=
ΔV
t p
E(t) · J(t) · dt
(2.1)
0
t p : Pulslänge
(wegen der kleinen Strukturgrößen ergeben sich sehr große E(t) und J(t) )
Eine große Herausforderung war und bleibt es, die Robustheit und Zuverlässigkeit der Bauelemente gegenüber und während elektrostatischer Entladungen zu erhöhen. Dies geschieht
entweder durch ein angepasstes Design der Bauelemente selbst oder durch Schutzbauelemente bzw. Schutzschaltungen (→Abbildung 2.5), die die für die Nutzbauelemente gefährliche
Energie ableiten. Für jede neue Siliziumtechnologie müssen die alten Konzepte angepasst bzw.
neue entwickelt werden. Selbst kleinste Änderungen in der Technologie, die keine oder geringe
Auswirkungen auf das Verhalten der Bauelemente unter normalen Betriebsbedingungen haben,
können das Verhalten im Überstrom–, Überspannungsfall komplett verändern, da hier auch die
parasitären Strukturen extrem wichtig werden.
Mehr als 50% aller auftretenden Fehlerzustände in integrierten Schaltungen passieren aufgrund
von Electrical Over Stress (EOS). Die EOS–Familie enthält Electromagnetic Pulses (EMP),
die Ereignisse haben eine typische Zeitskala im µs– und ms–Bereich, und ESD, die Ereignisse
haben eine typische Zeitskala im ns–Bereich [Green88].
Die ESD–Robustheit verschiedener Bauelemente ist sehr unterschiedlich ausgeprägt. Deshalb
führen Halbleiterhersteller spezielle Handhabungstechniken ein, um ESD–Ereignisse während
der Herstellung, der Bauelement–Tests und des Handlings zu verhindern. Ein Beispiel sind die
Erdungsbänder für Handgelenk und/oder Schuhsohlen.
Die relative Luftfeuchtigkeit hat entscheidende Auswirkungen auf die induzierte elektrische
Ladung (→Tabelle 2.1). Zwischen 40 % und 60 % Luftfeuchtigkeit wird für das Arbeiten
an elektrostatisch empfindlichen Bauteilen empfohlen. Über 30 % Luftfeuchtigkeit wird der
Widerstand reduziert, der für den Ausgleich elektrostatischer Ladungen sorgt. Dabei wird ein
Feuchtigkeitsfilm auf der Isolatoroberfläche aufgebaut. Sinkt die relative Luftfeuchtigkeit, so
verschwindet dieser Effekt; eine Luftfeuchtigkeit unter 30 % wird nicht für das Arbeiten an
KAPITEL 2. GRUNDLEGENDES
28
ESD–Ereignis
Knoten 1
Eingangs–/
Ausgangs–
Anschluss
ESD–
Schutz–
Bauelement
ESD–
Geschütztes–
Bauelement
Abbildung 2.5: ESD–Schutz
Elektrostatische Spannung
bei Luftfeuchtigkeit
kV
20% rel.
80% rel.
über einen Vinyl Boden gehen
über synthetischen Teppich gehen
aufheben von einem Schaumkissen
aufheben einer Polyethylen Tasche
schieben einer Styrolbox auf Teppich
entfernen Platikband von Polycarbonat
Film auf Polycarbonat
auslösen Entlötsaugpumpe
Kältespray Elektronik
12
35
18
20
18
12
16
8
15
0,25
1,5
1,5
0,6
1,5
1,5
3
1
5
Tabelle 2.1: Elektrostatische Spannungen
ESD–gefährdeten Bauteilen empfohlen, da die kontrollierte elektrostatische Entladung dann
zu einer schwer lösbaren bis unlösbaren Herausforderung wird [Moss82].
Hier wird deutlich, welche großen Anforderungen der Automobilsektor stellt, da die Umgebungsbedingungen sowohl im Betrieb als auch bei der Wartung nur schwer definiert werden
können. Sie hängen sehr stark von der geographischen Lage als auch von Zufällen ab. In Werkstätten wird i. Allg. nicht auf das “Wohlfühlklima der Elektronik” Rücksicht genommen. Es
erfolgt für gewöhnlich keine Klimaregelung wie in Wohn– oder Büroräumen.
2.2.2 ESD Test–Methoden
Es werden vier verschiedene Modelle eingesetzt, um das Verhalten unter ESD–Ereignissen zu
überprüfen:
Human Body Model (HBM)
Die Pulsform beschreibt die Entladung eines geladenen menschlichen Körpers auf ein Bauteil
durch Berühren. Die Anstiegszeit für den Puls liegt bei 10 ns und der exponentielle Abfall
dauert bis 150 ns nach Pulsbeginn (→Abbildung 2.6). Die Signalform repräsentiert ein reales
ESD–Ereignis, welches bei vielen alltäglichen Gegebenheiten beobachtet werden kann. Der
Mess–Aufbau besteht aus einer Spannungsquelle mit 2 kV, die eine Kapazität von 100 pF
2.2. ESD– UND ISO–EREIGNISSE
29
Strom/A
1,6
1,2
0,8
Beispiel für realen Verlauf: CS=1pF, trise=6,3ns
Idealer Verlauf: CS=0pF, trise=8,6ns
0,4
0,0
0
30
60
90
120
150
Zeit/ns
Abbildung 2.6: HBM–Pulsverlauf (real und in der Simulation nachgebildet)
auflädt. Anschließend wird die Spannungsquelle abgekoppelt und die Kapazität über einen
Widerstand von 1,5 kΩ über die zu testende Struktur oder Schaltung (ZL — komplexe Last)
entladen (→Abbildung 2.7) [Chemelli85].
Machine Model (MM)
Die Pulsform beschreibt die Entladung eines nicht geerdeten, leitenden Gegenstandes wie
z.B. metallischen Werkzeugs über ein Bauelement bzw. Schaltung auf niedererem Potential
(→Abbildung 2.8). Der Messaufbau besteht aus einer 200 pF Kapazität, die auf eine bestimmte Spannung aufgeladen wird und anschließend über eine Induktivität von 500 nH durch das zu
untersuchende Bauelement oder die Schaltung entladen wird. Untersuchungen haben gezeigt,
CS
S
VC
CC
L1
R1
Ct
Abbildung 2.7: Schematisch HBM– und MM–Pulser
ZL
KAPITEL 2. GRUNDLEGENDES
30
Strom/A
4
2
0
30
60
90
120
150
Zeit/ns
Abbildung 2.8: MM–Pulsverlauf
Strom/A
3
0
1.2
Zeit/ns
Abbildung 2.9: CDM–Pulsverlauf
dass, wenn HBM– und MM–Pulse einen identischen Fehlerzustand verursachen, die Festigkeit (Aufladespannung) bezüglich HBM–Pulsen typisch 7 bis 12,5 mal höher ist als bei MM–
Pulsen. Dies liegt am unterschiedlichen Energiegehalt und setzt voraus, dass kapazitive Effekte
nicht bestimmend sind.
Charged Device Model (CDM)
Ein Bauelement oder eine Schaltung kann sich z.B. beim Transport aufladen und bei anschließendem Kontakt einer metallischen Fläche auf niedererem Potential kommt es zu einer schnellen Entladung. Dieses Entladungsereignis, das oftmals in unter 1 ns stattfindet, wird durch das
CD–Modell beschrieben (→Abbildung 2.9). Die extrem kurzen Anstiegszeiten begünstigen
kapazitive Vorgänge, weshalb Bauelemente, die ein HBM–Puls überstehen, durch ein CDM–
Ereignis zerstört werden können.
Transmission Line Pulsing (TLP)
Der TL–Pulse ist ein Konstantstrom–Puls mit einer ansteigenden Flanke während 0,5 bis 5 ns;
die Dauer liegt bei typisch 100 ns. Die Zeit für die fallende Flanke ist kurz im Vergleich zur
2.2. ESD– UND ISO–EREIGNISSE
31
S1
S2
R
Ld
Cd
ZL
V
Rd
METAL PLATE
Abbildung 2.10: Schematisch CDM–Pulser
Spannung/V
Strom/A
80
It2
2,5
Vt2
Second
Breakdown
Snapback
Holding
Voltage
0
5
t2
100
Zeit/ns
Abbildung 2.11: TL–Pulsverlauf (beispielhaft)
Pulsdauer und kann z. B. mit 5 ns angesetzt werden (→Abbildung 2.11). TLP beschreibt
kein Echtzeit–ESD–Ereignis, sondern ist ein Hilfsmittel für Entwickler von ESD–Schutz–
Bauelementen und –Schaltungen, um das Verhalten und die Fehlerzustände zu untersuchen.
Ein HBM–Puls bewirkt gleiches Bauelementverhalten wie ein TL–Puls mit 100 ns Impulsdauer [Pierce88]. Die Reproduzierbarkeit der TLP–Ergebnisse ist sehr hoch und weitgehend
unabhängig von Tester–internen Parasiten.
Der Messaufbau für TLP–Untersuchungen besteht aus einem 50 Ω Koaxialkabel (Transmission
Line variabler Länge für unterschiedliche Pulsdauer, bis 300 m lang für eine Pulsdauer von
2,1 µs, v = 1, 44 · 108 ms ), das auf eine Gleichspannung (typisch 6 bis 8 kV) aufgeladen wird.
Das Kabel ist an beiden Enden mit dem Wellenwiderstand abgeschlossen, um Reflexionen
zu verhindern. Der Spannungsgenerator wird abgekoppelt und die Entladespannung mittels
eines Widerstandes in einen Strompuls umgewandelt. Als günstige Widerstandswerte haben
sich Größen von 500 Ohm und mehr erwiesen (→Abbildung 2.12) [Abderhalden91].
Die Robustheit gegenüber ESD wird gewöhnlich in Volt angegeben. Jedoch muss beachtet
werden, dass für ein und dieselbe Schaltung für unterschiedliche ESD–Modelle häufig unter-
KAPITEL 2. GRUNDLEGENDES
32
L
500Ω
50Ω
50Ω
HV
ZL
Abbildung 2.12: Schematisch TL–Pulser
Spannung/V
13,5
0
5
Zeit/s
-100
Abbildung 2.13: ISO1–Puls
schiedliche Fehlerspannungen ermittelt werden. Für das Human Body Model und das Machine
Model sind die Ströme, wenn der Fehlerzustand eintritt, annähernd gleich.
2.2.3 ISO Pulse
Fehlerzustände der Bauelemente und Schaltungen im Automobilbereich werden durch elektrische Überlastung (EOS, “Electrical Over Stress”) hervorgerufen. Mit dem steigenden Einsatz von elektrischen und elektronischen Systemen in Fahrzeugen, wird die elektromagnetische
Verträglichkeit zwischen den Einzelsystemen immer wichtiger. Häufig verursachen elektromagnetische Aktuatoren beim Schalten sowohl überlagerte transiente Störungen als auch Veränderungen im Spannungsversorgungsniveau, wodurch Halbleiterbauelemente mindestens in ihrer
Funktion beeinträchtigt werden. Zur Nachbildung dieser Störungen wurden verschiedene Pulsformen definiert, wobei jeder Automobilhersteller seine eigene Interpretation herausgegeben
hat (→Anhang C Normen zu ESD– und ISO–Ereignissen).
Der ISO1–Puls tritt beim Abschalten einer induktiven Last auf (→Abbildung 2.13). Die Pulse ISO3 a und b simulieren die durch Schalten verursachten Transienten (→Abbildung 2.14).
ISO5 stellt den Abfall der Akkuverbindung bei laufendem Motor (Lichtmaschine) nach
(→Abbildung 2.15).
2.2.4 Analyse der ESD/ISO Fehler–Mechanismen
Ein ESD–Ereignis kann zwei unterschiedliche Typen von Fehlerzuständen verursachen. Zum
einen ist dies die Schädigung eines Bauelements oder einer Schaltung, zum anderen die Zerstörung. Schädigungen der Bauelemente und Schaltungen sind häufig sehr schwierig zu erkennen
2.2. ESD– UND ISO–EREIGNISSE
33
Spannung/V
13,5
0
0
100
10000
100000
Zeit/μ s
-100
(a) ISO3a
Spannung/V
100
13,5
0
0
100
10000
(b) ISO3b
100000
Zeit/μ s
Abbildung 2.14: ISO3–Pulse
Spannung/V
40
13,5
0
Zeit/ms
0
400
Abbildung 2.15: ISO5–Puls
KAPITEL 2. GRUNDLEGENDES
34
und es droht ein vorzeitiger Ausfall (z.B. Gateoxid — Lebensdauer). Nach der Zerstörung arbeitet das Bauelement oder die Schaltung unmittelbar nicht mehr.
Die folgenden Punkte verursachen die Zerstörung des Bauelements:
1. Geschmolzener pn–Übergang
Ein ESD–Ereignis verursacht hohe elektrische Felder und extreme Stromdichten am
Übergang. Dies führt zu einer Erhitzung der Region auf die kritische Temperatur (1415°C
für Silizium). Für Bipolarbauelemente ist die Zerstörung des Basis–Emitter–Übergangs
ein verbreiteter ESD–Fehlerzustand.
2. Oxid–Durchbruch
Bei MOS–Bauelementen ist ein häufig auftretender Fehlerzustand die Zerstörung des
Gateoxids durch Überschreiten der Durchbruchfeldstärke.
3. Geschmolzene Metallisierung
Findet durch hohe Verlustleistung eine Erwärmung des Metalls über den Schmelzpunkt
statt, so kann es sowohl zu Kurzschlüssen als auch Unterbrechungen in den Zuleitungen
kommen.
2.3 Zum Begriff der Dualität
Das Dualitätsprinzip wird hier beschrieben, weil es im Laufe der Arbeit auf Bauelemente und
sogar Schaltungen angewendet wird.
Die Dualität ist ein häufig anzuwendendes Grundprinzip der Elektrotechnik. Die meisten Zweipolbauelemente, Schaltungsteile und Eigenschaften besitzen ein duales Gegenüber. Weiterhin
besitzen zueinander duale Netzwerke duale Eigenschaften, so dass aus der Kenntnis z.B. der
Spannungskennlinie eines Netzwerkes auf diejenige des dualen Gegenübers geschlossen werden kann.
2.3.1 Duale Netzwerke
Zwei Netzwerke heißen dual, wenn folgende Eigenschaften erfüllt sind:
• Die Anzahl der Zweipole ist gleich.
• Jedem Zweipol des einen Netzwerkes entspricht ein dualer Zweipol des anderen Netzwerkes:
– Spannungsquelle ←→ Stromquelle:
U 0 = Z0 · I 0
(2.2)
L = Z02 ·C
(2.3)
– Induktivität ←→ Kapazität:
2.3. ZUM BEGRIFF DER DUALITÄT
35
– Widerstand ←→ Leitwert:
R = Z02 · G
(2.4)
Von letzterem sind noch abzuleiten:
• Kurzschluss ←→ Leerlauf, durch die Annahme eines unendlichen bzw. Nullwiderstands
– schließender Schalter ←→ öffnender Schalter (zum gleichen Zeitpunkt t0 )
Die Dualitätskonstante Z0 ist jeweils gleich.
• Zweipole, die in einem Netzwerk eine Masche bilden, liegen im anderen an einem Knoten.
Aus der letzten Forderung folgt, dass eine Reihenschaltung zu einer Parallelschaltung dual ist.
Die dualen Netzwerke A und B haben nun folgende Eigenschaften:
• Ihre Frequenzgangfunktionen sind zueinander proportional:
U A ( j ω ) = Z0 · I B ( j ω )
(2.5)
1
·U ( jω )
Z0 B
(2.6)
bzw.
I A ( jω ) =
• Die Widerstandsfunktion entspricht der Leitwertsfunktion:
Z A ( jω ) = Z02 ·Y B ( jω )
(2.7)
SA (ω ) = SB (ω )
(2.8)
PA (ω ) = PB (ω )
(2.9)
QA (ω ) = −QB (ω )
(2.10)
Hieraus folgt:
Es existiert nicht zu jedem Netzwerk ein duales Netzwerk, so lassen sich z.B. nur ebene Netzwerke dualisieren.
2.3.2 Anwendung
Eine Anwendung des Dualitätsprinzips ist die Bestimmung von Strom- bzw. Spannungsgleichungen einer gegebenen Schaltung. Dies ist häufig schwierig und beinhaltet das Lösen von
Differentialgleichungen für Kapazitäten und Induktivitäten. Sind nun zu einer Schaltung die
zur Berechnung notwendigen Gleichungen bekannt, können die entsprechenden Gleichungen
recht einfach bestimmt werden, indem für alle Variablen das duale Gegenüber eingesetzt wird.
KAPITEL 2. GRUNDLEGENDES
36
S
R
U0
IL
I
C
I0
UC
S
G
L
Abbildung 2.16: Zueinander duale Schaltkreise
Betrachtet man nun die Menge der möglichen dualisierbaren Schaltungen, führt dies dazu,
dass nur die Hälfte der zugehörigen Gleichungen bestimmt werden muss. Die andere Hälfte
der Gleichungen kann durch die duale Umwandlung bestimmt werden. Dies gilt nicht für “zu
sich selbst duale Schaltungen”.
Anwendungsbeispiel
Es sei die linke Schaltung in Abbildung 2.16 gegeben. Zum Zeitpunkt t = 0 soll sich der offene
Schalter schließen, so dass der Kondensator aufgeladen wird. Die Kondensatorspannung wird
durch die Formel
UC = U0 −UR
(2.11)
UC = U0 (1 − e− RC )
t
(2.12)
beschrieben.
Betrachtet man nun die rechte Schaltung in Abbildung 2.16, so sieht man, dass sie ihr duales
Äquivalent darstellt: Statt um eine Serienschaltung handelt es sich um eine Parallelschaltung,
die Spannungsquelle ist nun eine Stromquelle, auch die anderen Bauelemente sind jeweils
dualisiert.
Durch Anwendung des Dualitätsprinzips können wir nun ohne Rechnung sofort den Strom
durch die Induktivität angeben. Hierzu sind nur alle Konstanten durch ihre jeweils dualen Versionen zu ersetzen:
IL = I0 − IG
(2.13)
IL = I0 (1 − e− GL )
t
(2.14)
2.3.3 Gyrator
Beim Gyrator handelt es sich um ein Vierpolbauelement, durch das der angeschlossene Schaltungsteil wie sein duales Pendant erscheint. Seine Übertragungsfunktion ist dadurch gekennzeichnet, dass die an einer Seite anliegende Spannung jeweils mit dem Strom der anderen Seite
2.3. ZUM BEGRIFF DER DUALITÄT
I1
37
I2
V2
V1
I1 = G21U2
I2 = G12U1
Abbildung 2.17: Schaltbild des Gyrators
Abbildung 2.18: Ersatz einer Induktivität mittels Gyrator
verknüpft ist. Der Proportionalitätsfaktor der Übertragung wird als Gyrationsleitwert bezeichnet (→Abbildung 2.17).
Zur Herleitung der Gyrationseigenschaft wird eine ideale Spannungsquelle an das eine Tor
eines Gyrators angeschlossen. Das zweite Tor wird mit dem Scheinwiderstand ZX belastet.
Gesucht ist der Scheinwiderstand, der von der Spannungsquelle aus gesehen wird.
Im Ergebnis wird statt des Scheinwiderstands ZX der durch die Gyrationsleitwerte modifizierte,
duale Scheinwiderstand
1
ZX
gesehen.
I2 = G12U1
(2.15)
U2 = ZX G12U1
(2.16)
I1 = ZX G12 G21U1
U1
1
ZG =
=
I1
ZX G12 G21
(2.17)
(2.18)
Hiermit lassen sich nun Gleichungen, Schaltungen, usw. in das duale Pendant umwandeln.
Zum Beispiel ist das duale Bauelement einer Induktivität die Kapazität. So lässt sich nun eine
Schaltung, die eine Induktivität enthält, in eine äquivalente Schaltung umwandeln, die nun
jedoch eine Kapazität enthält (→Abbildung 2.18). Es kann ein potentiell großes, schweres und
schwierig bis gar nicht integrierbares Bauteil vermieden werden.
KAPITEL 2. GRUNDLEGENDES
38
Abbildung 2.19: Topologie einer H–Brücke — Darstellung 1
Abbildung 2.20: Topologie einer H–Brücke — Darstellung 2
2.4 Die H–Brücke
2.4.1 Begriffserklärung
Der Begriff H–Brücke steht für eine Schaltungstopologie, die das Aussehen des Buchstabens
“H” hat (→Abbildung 2.19).
Der Ein– und Ausgang kann beliebig getauscht werden. Somit ist eine andere Darstellung
besser zur Funktionsbeschreibung der Brücke geeignet (→Abbildung 2.20).
2.4.2 Die H–Brücke der Leistungselektronik
Die Funktion eines Leistungsschaltkreises ist, die Eigenschaften elektrischer Energie, die von
einem System zur Verfügung gestellt wird, an die Erfordernisse für ein anderes System anzupassen, z. B. eine Wechselspannung in eine Gleichspannung zu transformieren — AC/DC–
Konverter — oder auch eine Gleichspannung in eine niedrigere Gleichspannung umzuwandeln — DC/DC–Konverter oder auch Wechselspannung in Wechselspannung anderer Frequenz
und/oder Phasenlage, Amplitude — AC/AC–Konverter. Dabei ist die Funktion i. Allg. nicht für
alle Zeit fest, sondern kann gesteuert werden.
Ein Leistungsschaltkreis stellt ein Interface zwischen zwei externen Systemen zur Verfügung
und bestimmt dabei das Verhältnis zwischen Strom und Spannung an dem einen Port gegenüber Strom und Spannung an dem anderen Port. In bestimmten Fällen diktiert ein externes
2.4. DIE H–BRÜCKE
39
I(DC2 )
P
L
V(DC1 )
N
RL V(DC2 )
POW ER CIRCU IT
V(DC2 )
Vmean
t
Abbildung 2.21: Übersicht DC/DC–Konverter — Teil 1
System, wie z. B. eine Spannungsquelle, die Signalform an einem Port unabhängig vom Leistungsschaltkreis und dem anderen externen System. Dann bietet es sich an, die Signalform als
Eingangssignal zu betrachten, das “bearbeitet” wird, um ein Ausgangssignal zu erhalten.
Das externe System am Ausgang definiert dann die zum Eingang entsprechende Variable
[Kassakian92].
Meistens wird durch den Energiefluss festgelegt, welcher Port als Ein– und als Ausgang betrachtet wird. Jedoch sind viele Leistungsschaltkreise in der Lage, Energie in beide Richtungen
zu transportieren.
2.4.3 DC/DC–Konverter (Halbbrücke und H–Brücke)
Sie werden oftmals in Netzteilen eingesetzt, um eine gleichgerichtete Wechselspannung oder
auch Gleichspannung auf ein anderes Spannungsniveau zu transformieren. Damit finden
DC/DC–Konverter z. B. in batteriebetriebenen Geräten oder Gleichstrommotor –Steuerungen
ihre Anwendungen.
Zwei verschiedene Topologien kommen überwiegend zum Einsatz (→Abbildung 2.21 und Abbildung 2.22).
2.4.4 AC/DC–Konverter
Sie sind die am weitesten verbreiteten Leistungselektronik–Schaltkreise und werden in allen
netzspannungsbetriebenen Geräten eingesetzt. Weiterhin kommen AC/DC–Konverter in der
Industrie z. B. bei der Geschwindigkeitsregelung von Motoren oder beim induktiven Heizen
zum Einsatz. (→Abbildung 2.23)
KAPITEL 2. GRUNDLEGENDES
40
I(DC2 )
N
L
RL
−I(DC2 )
N
V(DC2 )
V(DC1 )
P
V(DC1 )
P
POW ER CIRCU IT
POW ER CIRCU IT
V(DC2 )
Vmean
t
Abbildung 2.22: Übersicht DC/DC–Konverter — Teil 2
I(DC)
P
L
RL
−I(DC)
N
V(DC)
N
V(AC)
POW ER CIRCU IT
V(AC)
P
POW ER CIRCU IT
V(DC2 )
Vmean
t
Abbildung 2.23: Übersicht AC/DC–Konverter
2.5. ANFORDERUNGEN DER LEISTUNGSELEKTRONIK
41
2.4.5 AC/AC–Konverter
Sie konvertieren eine AC–Wellenform mit bestimmten Parametern für Frequenz, Amplitude
und Phasenlage in eine andere AC–Wellenform mit anderen Parametern.
Analog dem DC/DC–Konverter können verschiedene Topologien verwendet werden, um die
entsprechenden Anforderungen zu erfüllen. Allerdings gibt es im Gegensatz zu den zuvor besprochenen Konvertern keine Standardtopologie.
2.5 Anforderungen der Leistungselektronik
Ein wichtiges Anliegen bei der Entwicklung eines Leistungsschaltkreises ist die effiziente
Energieumwandlung. Die Verluste und eine resultierende Temperaturerhöhung werden minimiert, wodurch Chipfläche und damit auch Chip– und Folgekosten (z.B. Gehäuse) eingespart
werden können. Deshalb sind nur Bauelemente interessant, die möglichst geringe Verluste verursachen. In der idealen Form verlustlos sind Schalter und Speicherelemente wie Induktivitäten
(entsprechen in der Betrachtung Stromquellen) und Kapazitäten (entsprechen in der Betrachtung Spannungsquellen). Eine mit DMOS–Transistoren aufgebaute H–Brücke erfüllt die gesetzten Anforderungen bestmöglich bei Spannungen kleiner 300 V.
2.6 Anforderungen in der Praxis
Im Kfz–Bereich findet sich häufig eine H–Brücke als DC/DC–Wandler. Die Bordnetzspannung
eines Kfz wird in einen sowohl einstellbaren als auch umpolbaren Strom durch die induktive Last (z.B. Drosselklappenaktuator, Abgasrückführungsventil, elektrischer Spiegel, Schiebedach, Fensterheber) umgewandelt (→Abbildung 2.24).
In der H–Brücke werden Leistungsfeldeffekttransistoren (vorwiegend DMOS, aber auch HVMOS) eingesetzt, die die zur Ansteuerung induktiver Lasten erforderliche Freilaufdiode bereits
integriert haben (→Abbildung 2.25).
Es gibt zwei Möglichkeiten, die induktive Last anzusteuern (→ Abschnitt 2.4.3 Übersicht
DC/DC–Konverter):
1. Pulsweitenmodulation ("Pulse Width Modulation”, PWM) mit bipolarer Steuerspannung:
Die Brückentransistoren A, D bzw. B, C werden jeweils gleichzeitig ein– und ausgeschaltet (→Abbildung 2.24). Das jeweils andere Paar ist im komplementären Zustand. Durch
entsprechende Auslegung des Steuersignals kann eine positive oder negative regelbare
Spannung über der Last eingestellt werden (−VS ≤ VZL ≤ VS ) (→Abbildung 2.26).
2. Pulsweitenmodulation mit unipolarer Steuerspannung:
Die Ausgangsspannung wird bei OUT1 oder OUT2 auf einem festen Spannungsniveau
gehalten. Der jeweils andere Port liefert eine pulsweitenmodulierte Spannung (→Abbildung 2.27).
KAPITEL 2. GRUNDLEGENDES
42
V(DD)
B
A
L
D
C
V(SS)
Abbildung 2.24: Schaltplan der diskreten Brücke
60 V
n–LDMOS
Source
Bulk
Drain
Gate
N+ POLY
TRENCH
FOX
PFD
P+
FOX
N+
N+
MOSFET
HV-NDRIFT
P-WELL
D(REV)
P-SUB
P-SUB
Abbildung 2.25: Querschnitt durch DMOS–Transistor
In beiden Fällen muss eine gewisse Totzeit vor dem Umschalten von A, C nach B, D oder
umgekehrt eingehalten werden, um einen Kurzschluss zwischen High– und Low–Side eines
Zweiges zu verhindern. Während der Totzeit (typischerweise rund 100 ns) fließt der Strom zur
Versorgungsspannungsschiene über die Freilaufdioden der DMOS–Transistoren [Murari96].
Die Verpolung der Versorgungsspannung führt bei dieser Art der Leistungsbrücke dazu, dass
die Freilaufdioden in Flussrichtung gepolt sind. Da dies die Schaltung zwingend zerstört, ist
eine Schutzschaltung erforderlich. Eine weitere Schutzschaltung schaltet die Brücke bei Unterschreiten der minimalen Versorgungsspannung ab, da unterhalb dieser Schwelle das einwandfreie und schnelle Durchschalten der DMOS–Transistoren nicht mehr sichergestellt ist. Die
großen Verluste eines nicht hart durchgeschalteten Leistungstransistors können diesen zerstören.
2.6. ANFORDERUNGEN IN DER PRAXIS
43
V(DD)
B
A
L
Out2
Out1
D
C
V(SS)
Duty Cycle
50%
AD
BC AD
Schalter an
25%
75%
AD BC AD
BC AD BC
V(DD)
Out1
V(SS)
V(DD)
Out2
V(SS)
V(DD)
Out1 − Out2
V(SS)
−V(DD)
Laststrom 0
Abbildung 2.26: Idealisierte Darstellung der bipolaren Pulsweitenmodulation
KAPITEL 2. GRUNDLEGENDES
44
V(DD)
B
A
L
Out2
Out1
D
C
V(SS)
Duty Cycle
50%
Schalter an AD ABAD
25%
AD AB AD
75%
AB AD AB
V(DD)
Out1
V(SS)
V(DD)
Out2
V(SS)
V(DD)
Out1 − Out2
V(SS)
Laststrom 0
Abbildung 2.27: Idealisierte Darstellung der unipolaren Pulsweitenmodulation
2.7. ANWENDUNGSMÖGLICHKEITEN FÜR DIE H–BRÜCKE
2μ m
0
N+
N−
N+
5μ m
15μ m
20μ m
45
Doping / cm−3
1.0 · 1019
1.6 · 1018
2.5 · 1017
4.0 · 1016
6.3 · 1015
1.0 · 1015
Abbildung 2.28: n+ n− n+ –Struktur
2.7 Anwendungsmöglichkeiten für die H–Brücke
Die H–Brücke aus zwei unabhängigen Halbbrücken ist damit für vielfältige Anwendungen
geeignet. Einige Beispiele sind (→ auch Abschnitt 2.4.3 DC/DC–Konverter):
• PWM Motortreiber
• Elektromagnetische Aktuatoren
• Leistungswandler, Spannungswandler
• Digitale Verstärker
• Sinusspannungserzeugung
2.8 Grundstrukturen von Leistungstransistoren
Bei Untersuchung der inneren Vorgänge in heutigen komplexen Halbleiterbauelementen durch
Messung und Simulation ergibt sich häufig das Problem, dass die einzelnen inneren Abläufe
nicht mehr auseinander gehalten werden können. Dies ist jedoch für das Verständnis zwingend
erforderlich, weshalb im folgenden anhand zweier einfacher Ersatzstrukturen im Vorfeld einige Effekte geklärt (qualitativ und quantitativ betrachtet) werden. Diese sind der Wechsel der
Stromleitung von unipolar zu bipolar und die Einflüsse des Emittergebiets auf die Stromverstärkung (Emittereffizienz) speziell im Bereich hoher bis extrem hoher Injektion (→Kapitel 4
und 5).
2.8.1 n+ n− n+ –Struktur
In idealisierten Materialien kann mit unipolarer Injektion gerechnet werden, jedoch müssen in
realen Halbleitern durch bipolare Injektion wesentlich komplexeren Vorgänge berücksichtigt
werden. Anhand der folgenden einfachen eindimensionalen schwach dotierten Siliziumstruktur
mit hochdotierten Kontakten kann gezeigt werden, wie die Stromleitung von ohmschen Verhalten hin zu raumladungsbegrenzten Strömen (“Space Charge Limited Currents”, SCLC) wechselt. Es werden zwei verschiedene n+ n− n+ –Strukturen mit unterschiedlichen n− –Dotierungen
(n = 1 · e15 cm−3 und n = 1 · e13 cm−3 ) betrachtet (→Abbildung 2.28).
KAPITEL 2. GRUNDLEGENDES
46
Prägt man an der Anode einen negativen Strom (bezogen auf die Kathode) ein, so fließt dieser
aufgrund der Injektion von Elektronen. Die Kathode kann keine Löcher ins n− –Gebiet injizieren aufgrund der hohen n–Dotierung. Für niedere Spannungen ist die Ladungsträgerinjektion
gering und deshalb das Verhältnis von Strom zu Spannung näherungsweise linear (ohmsches
Verhalten) (→Abbildung 2.29).
Es gilt
J = n · q · vD = n · q · μ · E
(2.19)
1 dE
= · −qND+ + nq
dx
ε
(2.20)
1
J
dE
+
= · −qND +
dx
ε
μE
(2.21)
Hieraus folgt
Für niedrige Injektion von Ladungsträgern gilt näherungsweise
n = ND+
(2.22)
dE
=0
dx
(2.23)
J = n·q·μ ·E
(2.24)
und damit
Mit Gleichung 2.21 folgt
Wird die angelegte Spannung erhöht, führt dies zu einer verstärkten Injektion von Ladungsträgern (n ND+ ) und damit wechselt die lineare Strom–/Spannungsbeziehung zu einer quadratischen aufgrund raumladungsbegrenzter Ströme.
Damit ergibt sich als Vereinfachung für Gleichung 2.20
1
dE
=
dx
ε
J
μE
(2.25)
Mittels Integration zwischen den Grenzen 0 und X erhält man
E=
2·J ·X
ε ·μ
(2.26)
2.8. GRUNDSTRUKTUREN VON LEISTUNGSTRANSISTOREN
47
Zoom
0
0
c1
d1
a
b
-5e-05
d
Current (A)
ohmsches Verhalten
in Sättigung
e1
-0.0001
e
anode_current_N- doping of 1e15
anode_current_N- doping of 1e13
-0.00015
-40
-20
0
Voltage (V)
(a) Gesamtkennlinie
0
a1
b1
Current (A)
-5e-07
ohmsches Verhalten
raumladungsbegrenzt
-1e-06
in Sättigung
anode_current_N-doping of 1e15
-1.5e-06
anode_current_N-doping of 1e13
-2e-06
-5
-4
-3
-2
-1
Voltage (V)
(b) markierter Bereich der Gesamtkennlinie vergrößert
Abbildung 2.29: Strom–/Spannungskennlinie der n+ n− n+ –Struktur
0
KAPITEL 2. GRUNDLEGENDES
48
Erreicht das elektrische Feld am Übergang n− –Driftgebiet zu n+ –Kathode ungefähr Es = 1 ·
V
, so bewegen sich die Ladungsträger mit Sättigungsgeschwindigkeit vs = 1 · 107 cm
104 cm
s . Die
mittlere Ladungsträgergeschwindigkeit wird damit unabhängig vom elektrischen Feld.
Damit ergibt sich für die Stromdichte am Übergang
J = n · q · vs
(2.27)
Für höhere Dotierungen des n− –Gebiets (im Beispiel n = 1 · 1015 cm−3 ) wechselt die Stromleitung direkt von ohmschen in raumladungsbegrenzte Ströme mit Ladungsträgern mit mittlerer
Geschwindigkeit gleich der Sättigungsgeschwindigkeit vs . Für niedere Dotierungen (im Beispiel n = 1 · 1013 cm−3 ) wechselt die Stromleitung von ohmschen über raumladungsbegrenzten
Ströme (es ergibt sich ein quadratischer Zusammenhang zwischen Strom und Spannung) hin
zu raumladungsbegrenzten Ströme mit Ladungsträgern, die sich im Mittel mit Sättigungsgeschwindigkeit bewegen (→Abbildung 2.29). Der quadratische Kennlinienverlauf verschwindet
aufgrund des reduzierten Bahnwiderstands des n− –Gebiets mit erhöhter Dotierung.
Wird der eingeprägte Strom weiter erhöht, steigt auch das elektrische Feld am Übergang n− /
V
kommt es zum Avalanche (→Abbildung
n+ –Kathode. Erreicht die Feldstärke rund 1, 2 · 105 cm
2.30 — Punkt c bzw. d1). Die generierten Elektronen fließen zur Kathode, die Löcher werden
ins n− –Gebiet injiziert. Man spricht hierbei von “double injection”. Es kommt zum so genannten “Snapback” dem Rückgang der Spannung bei gleichbleibendem bzw. steigendem Strom,
der folgende Kennlinienabschnitt ist der eines negativen Widerstandes.
2.8.2 n+ pn− n+ –Struktur
Für den Emitterstrom von Leistungsbipolartransistoren gilt
IE = IB + IC
(2.28)
Der Basis–Emitter–Übergang ist vorwärts– und Basis–Kollektor–Übergang ist rückwärtsgepolt.
Bei der hier untersuchten n+ pn− n+ –Struktur werden Emitter– und Basisanschluss kurzgeschlossen, wodurch die Löcher in der Basis in die entgegengesetzte Richtung fließen
(→Abbildung 2.31). Es ergibt sich
IE = −IB + IC
(2.29)
Die n+ pn− n+ – oder ihre komplementäre Struktur wird häufig als parasitäres Bauelement in
komplexen Strukturen wie z.B. heutigen Hochspannungs–MOSFETs gefunden.
2.8. GRUNDSTRUKTUREN VON LEISTUNGSTRANSISTOREN
49
d
ElectricField (V/cm)
100000
c
50000
b
a
0
5
10
15
20
Distance (μm)
15
(a) n− –Dotierung n = 1 · 10 cm−3
150000
e1
ElectricField (V/cm)
100000
d1
50000
c1
a1
b1
0
5
10
15
20
Distance (μm)
13
(b) n− –Dotierung n = 1 · 10 cm−3
Abbildung 2.30: Verlauf des elektrischen Feldes in der n+ n− n+ –Struktur
KAPITEL 2. GRUNDLEGENDES
2μ m
1μ m
50
0
N + Emitter −
P
P+ Base
3μ m
5μ m
N−
N+
Kollektor
15μ m
20μ m
Doping / cm−3
+1.0 · 1019
+1.9 · 1016
+3.6 · 1013
−3.6 · 1012
−1.9 · 1015
−1.0 · 1018
IC
IE
IB
Abbildung 2.31: n+ pn− n+ –Struktur
Gittertemperatur konstant bei 300 Kelvin
Wenn am Kollektor ein auf den Emitter bezogen positiver Strom eingeprägt wird, kann ein
starker Spannungsanstieg über dem Bauelement beobachtet werden (→Abbildung 2.32). Der
pn− –Übergang ist in Sperrrichtung gepolt. Wird der eingeprägte Strom erhöht, so wächst auch
das elektrische Feld an und dehnt sich hauptsächlich ins n− –Gebiet aus aufgrund der niedrigeren Dotierung im Vergleich zur p–Basis (→Abbildung 2.33). Mit steigendem Strom ergibt
sich ein nennenswertes elektrisches Feld im gesamten n− –Gebiet und damit ein Potential am
Übergang n− n+ im Kollektor.
Eine weitere Erhöhung des eingeprägten Stromes führt zum Egawa–Effekt, Feldspitzen an den
Übergängen pn− und n− n+ im Kollektor und eine Abflachung des elektrischen Feldes im n− –
Gebiet (→Abbildung 2.33, Kurven b und c). Es kommt zum Rückgang der Spannung über der
Struktur bei gleichbleibendem eingeprägtem Strom (“Snapback”) (→Abbildung 2.32, Punkte
b und c).
Die nun generierten Löcher polen den Emitter–Basis–Übergang in Vorwärtsrichtung, womit
der Emitter Elektronen in die Basis emittiert und der Transistor aktiv wird. Aufgrund der extremen freien Ladungsträgerdichte, die die Grunddotierung um ein vielfaches übersteigt, reduziert
sich die Feldspitze am pn− –Übergang. Das Feld am n− n+ –Übergang im Kollektor bleibt hoch
(→Abbildung 2.33, Kurve e). Es kommt zum “Base Push Out”, die wirksame Basis verlagert
sich. Verstärkt sich dieser Effekt weiter durch zunehmende Stromdichten kommt es zum so
genannten “Kirk Effekt” (→Abbildung 2.33, Kurve f).
Die Stromverstärkung eines Leistungsbipolartransistors ist
β=
diC
diB
(2.30)
Für die betrachtete Struktur setzt sich der Kollektorstrom IC aus dem Emitterstrom IE und dem
Basisstrom IB zusammen. Damit ergibt sich für die Stromverstärkung
2.8. GRUNDSTRUKTUREN VON LEISTUNGSTRANSISTOREN
51
TotalCurrent_Emitter
TotalCurrent_Base
TotalCurrent_Collector
200
InnerVoltage_Collector
100
Current (A)
Voltage (V)
0.001
b
a
0
c
d
e
-0.001
f
0
0
0.0002
0.0004
0.0006
0.0008
0.001
Time (s)
Die differenzielle Stromverstärkung ergibt sich aus den Steigungen von IC (blau) und IB
(grün).
Abbildung 2.32: Transiente Strom–/Spannungskennlinie der n+ pn− n+ –Struktur
300000
ElectricField (V/cm)
b
200000
c
d
a
100000
e
f
5
10
15
Distance (μm)
Abbildung 2.33: Verlauf des elektrischen Feldes in der n+ pn− n+ –Struktur
KAPITEL 2. GRUNDLEGENDES
52
TotalCurrent_Base
hCurrent_Emitter
150
eCurrent_Emitter
TotalCurrent_Emitter
0.001
TotalCurrent_Collector
Voltage (V)
100
0
b
a
Current (A)
InnerVoltage_Collector
d
c
50
e
-0.001
f
0
0
0.0002
0.0004
0.0006
0.0008
0.001
Time (s)
Abbildung 2.34: Transiente Strom–/Spannungskennlinie der n+ pn− n+ –Struktur bei 800 Kelvin
β=
d (iE + iB ) die
=
diB
dih
(2.31)
Hier ist ie der Elektronen– und ih der Löcherstrom.
Berechnet man entsprechend die Stromverstärkung vor und zum Zeitpunkt des “Base Push
Out”s ergibt sich diese zu β = 3, 55 bzw. β = 2, 8 (→Abbildung 2.32, Punkte b und c bzw.
e und f). “Base Push Out” führt zu einer Verringerung der Stromverstärkung bis hin zu einem
Wert von β ≈ 3 aufgrund der Bedingung für die Neutralität der Ladungsträger (Gleichgewichtskonzentration für Elektronen und Löcher).
Gittertemperatur konstant bei 800 Kelvin
Im Gegensatz zum Betrieb bei niedrigeren Temperaturen ist der Anstieg der Spannung über
dem Bauelement bei eingeprägtem Strom reduziert (→Abbildung 2.34).
Die
intrinsische
ni =
1, 38 · 1010 cm−3
Ladungsträgerkonzentration
liegt
bei
300
Kelvin
bei
[Ghandhi77] und ist bei Vergleich mit der Dotierunghöhe vernachläs-
sigbar (ni n, p). Jedoch steigt ni schnell mit der Temperatur entsprechend der folgenden
Gleichung
ni = 1, 69 · 10
19
T
300
32
−EG
e 2kT
(2.32)
Damit ergibt sich bei 800 Kelvin ni = 0, 3 · 1017 cm−3 . Die intrinsische Ladungsträgerkonzentration ist bis rund 575 Kelvin vernachlässigbar und wächst für höhere Temperaturen expo-
2.8. GRUNDSTRUKTUREN VON LEISTUNGSTRANSISTOREN
hDensity at f
eDensity at f
hDensity at e
eDensity at e
hDensity at d
eDensity at d
hDensity at c
eDensity at c
hDensity at b
eDensity at b
hDensity at a
eDensity at a
3e+17
e/hDensity (cm-3)
53
2e+17
f
e
a
1e+17
b
d
c
0
2
4
6
8
Distance (μm)
Abbildung 2.35: Elektronen– und Löcherdichten im n− –Gebiet der n+ pn− n+ –Struktur bei
800 Kelvin
nentiell mit steigender Temperatur. Weiterhin wird der Einfluss des elektrischen Feldes auf die
freie Ladungsträgerkonzentration oberhalb 575 Kelvin vernachlässigbar (→Abbildung 2.35)
[Ghandhi77].
Die intrinsischen Löcher, die in die Basis injiziert werden, verursachen einen Spannungsabfall
am Basis–Emitter–Übergang, wodurch der Übergang in Vorwärtsrichtung gepolt wird. Nun
emittiert der Emitter Elektronen in die Basis und einige Löcher werden rückinjiziert. Der Transistor triggert.
Das elektrische Feld am pn− –Übergang bleibt niedrig während sich am n− n+ –Übergang im
Kollektor eine Feldspitze aufbaut. Dies führt mit steigendem eingeprägten Strom zum Avalanche.
Wiederum wird die Stromverstärkung β ungefähr drei aufgrund der Bedingung für Ladungsneutralität (→Abschnitt 2.8.2 Gittertemperatur konstant bei 300 Kelvin).
Die isotherme Simulationen für unterschiedliche Temperaturen verdeutlichen den Einfluss der
Temperatur auf Durchbruch–, Haltespannung und Sperrstrom.
Emittervariationen
Die Emitterdotierung wird reduziert (von n = 1 · 1019 cm−3 auf n = 1 · 1018 cm−3 ) und die Auswirkungen auf die n+ pn− n+ –Struktur bei einer konstanten Gittertemperatur von 300 Kelvin
untersucht (→Abschnitt 2.8.2 Gittertemperatur konstant bei 300 Kelvin).
Verglichen mit der höheren Emitterdotierung kann das gleiche Verhalten beobachtet werden,
KAPITEL 2. GRUNDLEGENDES
54
1e18_TotalCurrent_Coll
1e18_TotalCurrent_Base
1e18_hCurrent_Emitter
1e18_eCurrent_Emitter
1e18_TotalCurrent_Emit
1e18_InnerVoltage_Coll
1e19_TotalCurrent_Coll
0.001
Voltage (V)
1e19_TotalCurrent_Base
1e19_hCurrent_Emitter
1e19_eCurrent_Emitter
1e19_TotalCurrent_Emit
1e19_InnerVoltage_Coll
a
100
b
0
c
Current (A)
200
d
e
f
-0.001
0
0
0.0002
0.0004
0.0006
0.0008
0.001
Time (s)
Abbildung 2.36: Transiente Strom–/Spannungskennlinie der n+ pn− n+ –Struktur bei 300 Kelvin und verschiedenen Emitterdotierungen
bevor der Transistor aktiv wird. Nach dem Triggerpunkt bleibt die Stromverstärkung der Struktur mit niedriger Emitterdotierung gering. Der Grund liegt in der großen Anzahl an Löchern,
die hier von der Basis in den Emitter injiziert werden können (Barriere ist erniedrigt aufgrund
reduzierter Dotierung).
Allgemein kann gesagt werden, dass die Emittereffizienz proportional zur Verstärkung β eines
Bipolar–Transistors ist. Im Bereich niedriger Injektion von Ladungsträgern gilt als Maß für
die Emittereffizienz die Injektion in die Basis. Für hohe Injektion wird als Maß die Barriere
herangezogen, die die Rückinjektion aus der Basis in den Emitter verhindert.
Berechnet man die Stromverstärkung vor und zum Zeitpunkt des “Base Push Out”s ergibt sich
diese zu β = 2, 6 bzw. β = 1, 8 (→Abbildung 2.36).
Kapitel 3
“Dualer Thyristor”
Im Rahmen dieser Arbeit wurde der “Duale Thyristor” zum ersten Mal diskutiert. Neben der
grundlegenden Idee wurde die Struktur als Leistungsbauelement optimiert und auf einer Halbleitertechnologie (SPT) der Firma Infineon Technologies AG realisiert. Die Ergebnisse führten
zu zwei Patentanmeldungen. Weitergehende Untersuchungen fanden statt, zuerst im Rahmen
der Studienarbeit von Dipl.–Ing. Stefan Märkl und anschließend der Promotion von Dr.–Ing.
Boris Rosensaft. Aktuell wird an neuen Varianten und damit zusätzlichen Anwendungsmöglichkeiten gearbeitet.
Der “Duale Thyristor” entstand aus dem Ansatz der Dualisierung eines Thyristors. Er ist ein
neues, einfach aufgebautes Bauelement, das den fließenden Strom begrenzt. Hierdurch wird
auch die Leistungsaufnahme begrenzt, so dass bei entsprechender Dimensionierung das Bauelement robust ist gegenüber fehlerhafter Beschaltung wie z.B. Kurzschlüssen.
Es ist möglich, eine externe Ansteuermöglichkeit vorzusehen und damit unter anderem einen
Schalter mit Selbstschutz oder im Abschaltpunkt veränderbare und zusätzlich reversible Sicherungen zu realisieren. Des weiteren können gegenüber Überstrom empfindliche Bauelemente
bzw. Schaltungsteile geschützt werden.
Zu beachten ist auch der Kennlinienabschnitt mit negativem differentiellen Widerstand, der
z.B. die Anwendung für Schwingkreise möglich macht.
3.1 Theoretischer Ansatz, diskreter Aufbau
Für die Realisierung des “Dualen Thyristors” sind verschiedene Konzepte denkbar. Im vorliegenden Ansatz werden Feldeffekttransistoren (FETs) gewählt. Die Kennlinie des “Dualen
Thyristors” wird unter Zuhilfenahme seines Kleinsignalersatzschaltbilds analytisch hergeleitet. Es folgt die Diskussion einer Schaltungsvariante, um das Bauteil als Gyrator verwenden zu
können.
Schließlich wird eine mögliche integrierte Realisierung auf der Smart Power Technologie
SPT5/6 der Firma Infineon Technologies AG vorgestellt. Die elektrischen Eigenschaften werden unter Zuhilfenahme des Bauelement–Simulators Dessis untersucht und mit den zuvor gewonnene Kennliniendaten verglichen.
55
KAPITEL 3. “DUALER THYRISTOR”
56
IA
IA
UA
UA
(a) Thyristor
(b) Dualer Thyristor
Abbildung 3.1: Vergleich der Spannungs-/Stromkennlinien
3.1.1 Eigenschaften des Thyristors und “Dualen Thyristors”
Im Folgenden werden die Eigenschaften zusammengestellt, die das hier vorgestellte Bauelement als duales Gegenstück zum Thyristor erscheinen lassen.
Zueinander duale Kennlinien
Wie in Kapitel 2.3 zum Begriff der Dualität beschrieben, werden im Zuge der Dualisierung
eines Bauelementes Strom und Spannung vertauscht. Dies führt dazu, dass seine Kennlinie
bezüglich der Geraden U = I gespiegelt erscheint.
Die Herleitung der Kennlinie des “Dualen Thyristors” folgt später in Kapitel 3.1.2.
In Abbildung 3.1 ist zu sehen, dass der Spannungsanstieg und der dann auftretende Spannungsabfall beim Thyristor einem entsprechendem Verhalten des Stromes beim “Dualen Thyristor”
entspricht. Soll ein flächenmäßig großer Thyristor, also die Parallelschaltung aus vielen Einzelstrukturen, dualisiert werden, so entspricht dies der Serienschaltung von vielen einzelnen
“Dualen Thyristoren” (→Anhang B).
Auslösemechanismus
Transistoren als Schalter
Um das duale Verhalten von Thyristor und Dualem Thyristor zu
erklären, soll zunächst ein einfaches Modell betrachtet werden, in dem Transistoren als Schalter
wirken.
In Abbildung 3.2 Duale Ersatzschaltbilder ist links oben der pnp–Transistor des Thyristors als
geöffneter Schalter S1 dargestellt. Er soll sich schließen, wenn der Strom I1 (der entlang der
gedachten Basis–Emitter–Diode fließt) eine definierte Schwelle überschreitet. Entsprechend
schließt sich der Schalter S2 wenn der Strom I2 einen bestimmten Wert überschreitet. S2 steht
für einen npn–Transistor.
Die parallel zu den Schaltern liegenden Widerstände stehen für die Bahnwiderstände der entsprechenden, dotierten Siliziumgebiete. Über sie fließt bei angelegter Spannung der Strom I1
und I2 .
Sobald nun Spannung angelegt und die Schaltschwelle von S1 oder S2 durch einen entsprechenden Strom I1 oder I2 überschritten wird, schließt der zugehörige Schalter. Durch den zugeordneten Zweig fließt ein hoher Strom, wodurch auch der Ansteuerstrom für den jeweils anderen
3.1. THEORETISCHER ANSATZ, DISKRETER AUFBAU
I2
57
S2
U2
S1
S2
U1
S1
I1
(a) Thyristor
(b) Dualer Thyristor
Abbildung 3.2: Duale Ersatzschaltbilder
Schalter stark ansteigt. Der zweite Schalter schließt. Damit sorgt das triggern eines Schalters
für den plötzlichen Zusammenbruch des Widerstandes der Gesamtschaltung (s.o.).
Wenn diese Schaltung dualisiert wird, ergibt sich das rechte Schaltbild in Abbildung 3.2. Aus
einer Parallelschaltung von zwei im Ruhezustand offenen Schaltern werden zwei geschlossene
Schalter in Reihe (ebenfalls im Ruhezustand).
Die Schalter werden von einer aus einem Strom umgewandelten Steuerspannung betätigt.
Der Thyristor ist normalerweise gesperrt. Sobald eine bestimmte Spannung am mittleren pn–
Übergang (der die Basis–Kollektor–Diode der Einzeltransistoren repräsentiert) überschritten
wird, wird ein Avalanche–Strom ausgelöst. Dies führt zu einem Kennlinienknick, der die zwei
Transistoren wechselseitig aufsteuert. Der Strom wächst dabei stark an, sobald die Schleifenverstärkung 1 überschreitet. Dieses Verhalten kann auch durch einen Gatestrom ausgelöst werden.
Beim “Dualen Thyristor” liegt bei kleiner anliegender Spannung nahezu ohmsches Verhalten
vor, analog zum ohmschen Verhalten der zwei in Reihe geschalteten FET. Bei steigender Spannung steigt analog zur Spannungsaufteilung auf die zwei Einzeltransistoren auch die Gate–
Source–Spannung des jeweils entgegengesetzten Transistors. Dieser wird damit zugesteuert,
so dass bei weiter wachsender Spannung hier mehr Spannung abfällt, womit wiederum der
erste Transistor zugesteuert wird.
Um die Dualität der zwei Bauelemente besser zu erklären, sollen hier nun zwei vereinfachte
Ersatzschaltbilder besprochen werden (→Abbildung 3.2).
Auf beiden Schaltbildern wurden die Transistoren als Schalter modelliert. Auf Abbildung 3.2.a
sieht man links oben den pnp-Transistor des Thyristors als geöffneten Schalter S1 dargestellt. Er
soll sich schließen, wenn der Strom I2 (der entlang der gedachten Basis-Emitter-Diode fließt)
eine bestimmte Schwelle überschreitet. Analog soll sich der Schalter S2 schließen, wenn der
Strom I1 groß genug wird. Er repräsentiert den npn-Transistor.
Die parallel zu den Schaltern liegenden Widerstände sollen lediglich ermöglichen, dass bei
angelegter Spannung die Ströme I1 und I2 fließen können.
Sobald nun eine Spannung angelegt wird, bei der einer der Ströme I1 oder I2 oberhalb der
Schaltschwelle des zugeordneten Schalters liegt, wird der entsprechende Schalter geschlossen.
KAPITEL 3. “DUALER THYRISTOR”
58
Somit kann nun ein hoher Strom durch seinen Zweig fließen und der zweite Schalter schließt
ebenfalls. Dieses Verhalten äußert sich in einem plötzlichen Zusammenbruch des Widerstandes, wie es eben auch beim Zünden einer Thyristors zu beobachten ist.
Wenn diese Schaltung dualisiert wird, ergibt sich das Schaltbild in Abbildung 3.2.b. Aus einer
Parallelschaltung von zwei im Ruhezustand offenen Schaltern sind zwei geschlossene Schalter
in Serienschaltung geworden.
Hier beruht die Schalterwirkung auf dem Spannungsabfall über den Widerständen. Sobald der
Spannungsabfall U1 über Schalter S1 und zugehörigem Widerstand groß genug geworden ist,
wird der Schalter S2 geöffnet. Nun fällt die gesamte Spannung über S2 ab. Der Spannungsabfall
U2 (über S2 und zugehörigem Widerstand) ist groß genug, damit Schalter S1 geöffnet wird.
Entsprechend ist auch der Ablauf mit getauschten Indizes.
Von dieser Darstellung aus kann man direkt die Schaltung des “Dualen Thyristors” ableiten.
Aus den spannungsgesteuerten Schaltern werden FET, die Widerstände entsprechen den Kanalwiderständen.
Spannungsverstärkung beim JFET (nicht MOSFET) Um die Dualität des Auslösemechanismus per Spannungsrückkopplung besser erklären zu können, wird analog zur Stromverstärkung β =
IC
IB
des Bipolartransistors eine Spannungsverstärkung ϕ =
UDS
UGS
des JFET definiert.
Diese lässt sich anschaulich wie folgt erklären:
Gegeben sei ein im Anlaufbereich beschriebener n–Kanal–JFET mit vorgegebenem Drainstrom IDS . Wenn nun die Gate–Source–Spannung UGS verringert und damit der Kanalquerschnitt verkleinert bzw. die Kanalleitfähigkeit herabgesetzt wird, ist eine erhöhte Drainspannung UDS nötig, damit der vorgegebene Strom weiterfließen kann.
Noch einfacher wird es, wenn der JFET als gesteuerter Widerstand betrachtet wird. Wenn die
Gate–Source–Spannung UGS reduziert wird, steigt der Kanalwiderstand. Bei vorgegebenem
Drainstrom IDS steigt dadurch die Drainspannung UDS .
Nun wird eine weiter steigende Gate–Source–Spannung UGS angenommen. Die Drainspannung erhöht sich, bis der JFET in die Nähe der Sättigung kommt. Jetzt kann nur noch ein
kleiner gegebener Strom fließen. Damit steigt die Drainspannung und als Konsequenz auch
die Spannungsverstärkung ρ gegen unendlich. Dies wird umso früher eintreten, je höher der
eingeprägte Strom ist.
Beim p–Kanal–JFET ist es entsprechend umgekehrt. Somit ist die Spannungsverstärkung ϕ
negativ.
Dualität der Rückkopplungsmechanismen Nun kann gezeigt werden, dass der Schaltmechanismus
des
(→Anhang B).
“Dualen
Thyristors”
dual
zu
dem
des
Thyristors
ist
3.1. THEORETISCHER ANSATZ, DISKRETER AUFBAU
59
RI
U0
IC1
T1
UDS1
T1
IC2
IA
UG
GI
T2
T2
UDS2
IG IB2
(a) Thyristor
(b) Dualer Thyristor
Abbildung 3.3: Dualität der Schaltvorgänge
Thyristor
Gegeben sei ein Thyristor, der
an eine reale Spannungsquelle angeschlossen ist (→Abbildung 3.3.a). Der Innenwiderstand der Quelle dient als Strombegrenzung
beim durchgeschalteten Thyristor. Außerdem
ist ein kleiner Gatestrom IG vorgegeben.
IG wird nun um ein kleines ΔIG erhöht. Dadurch erhöht sich auch der Kollektorstrom
“Dualer
Thyristor”
Gegeben
sei
ein
“Dualer Thyristor”, der an eine reale Stromquelle angeschlossen ist (→Abbildung 3.3.b).
Wenn der “Duale Thyristor” sperrt, fließt der
eingeprägte Strom durch den Innenleitwert
der Quelle. Eine kleine Gatespannung UG ist
vorgegeben.
UG wird nun um ein kleines ΔUG erhöht. Da-
des Transistors T2 um β2 · ΔIG .
durch erhöht sich auch die Drainspannung
Die Kollektorstromänderung des Transistors
Die Drainspannungsänderung des FET T2
T2 wirkt sich als Basisstromänderung am
wirkt sich als Gatespannungsänderung am
Transistor T1 aus. Somit ändert sich dessen
FET T1 aus. Somit ändert sich dessen Drain-
Kollektorstrom um β1 β2 ΔIG .
spannung um ϕ1 ϕ2 ΔUG .
Eine kleine Gatestromänderung um ΔIG wirkt
Eine kleine Gatespannungsänderung um ΔUG
also um β1 β2 verstärkt zurückgekoppelt.
Wenn dieses Produkt größer eins ist, so wach-
wirkt also um ϕ1 ϕ2 verstärkt zurückgekoppelt. Wenn dieses Produkt größer als eins
sen die Kollektorströme an, bis die entspre-
ist, wachsen die Drainspannungen an, bis der
chende Spannung am Innenwiderstand der
entsprechende Strom durch den Innenleitwert
Quelle abfällt. Der Thyristor ist durchge-
der Quelle fließt. Der “Duale Thyristor” ist
schaltet.
abgeschaltet.
des Transistors T2 um ϕ2 · ΔUG
Die physikalischen Vorgänge, durch die der Thyristor bei “Überspannung” einschaltet, sind
jedoch verschieden von denen, durch die der “Duale Thyristor” bei “Überstrom” abschaltet:
KAPITEL 3. “DUALER THYRISTOR”
60
T1
U1
UA
U2
U1 = UDS1 = UGS2
U2 = UDS2 = UGS1
UA = U1 −U2
IA = IDS1 = −IDS2
T2
IA
Abbildung 3.4: Netzwerkgleichungen am “Dualen Thyristor”
Bei Überspannung wird am mittleren pn–
Übergang die Feldstärke so hoch, dass ein
Avalanche–Durchbruch stattfindet. Er wirkt
wie ein zusätzlicher Gatestrom und löst damit den zuvor beschriebenen Mechanismus
aus. Die Stromverstärkung vergrößert sich
mit steigendem Strom.
Durch Ausdehnung der Raumladungszonen
werden die Kanäle abgeschnürt und damit die
Leitfähigkeit verringert. (Wie zuvor beschrieben, hat ein FET keine unbegrenzte Leitfähigkeit, so dass bei höheren Strömen die Drainspannung wieder ansteigt.) Die Spannungsverstärkung vergrößert sich mit steigender
Spannung.
3.1.2 Kennlinie des “Dualen Thyristors”
Herleitung
Wenn der “Duale Thyristor” als die Kombination von zwei Transistoren gesehen wird, lässt
sich seine Spannungs-Strom-Kennlinie berechnen. Dabei sind drei Fälle zu unterscheiden:
• Beide Transistoren befinden sich im Triodenbereich
• Ein Transistor im Triodenbereich, der andere in der Sättigung
• Beide Transistoren in der Sättigung
Unabhängig hiervon lassen sich die Netzwerkgleichungen aufstellen.
Nun wird die Knotengleichung IA = IDS1 = −IDS2 dazu benutzt, die vom Betriebszustand abhängigen Ströme der einzelnen Transistoren gleichzusetzen.
Die
Stromgleichungen
sind
jeweils
Funktionen
der
Drain–Source–
und
Gate–Source–Spannungen. Aus der Schaltungsskizze in Abbildung 3.4 ist ersichtlich, dass die
Drain–Source–Spannung des einen Transistors jeweils der Gate–Source–Spannung des anderen Transistors entspricht. Deren Differenz (U1 −U2 ) ist wiederum die außen angelegte Spannung UA .
Damit lässt sich die erhaltene Gleichung so umstellen, dass man die Spannung über einen
Transistor U1 oder U2 als Funktion der außen angelegten Spannung UA erhält. Durch Einsetzen
3.1. THEORETISCHER ANSATZ, DISKRETER AUFBAU
Transistor
T1
T2
Typ
n–Kanal
p–Kanal
bez. UDS
UDS1 < UGS1 −UP1
UDS2 > UGS2 −UP2
61
bez. UA
UA < −UP1
UA > UP2
Tabelle 3.1: Bedingungen für Triodenbereich des “Dualen Thyristors”
des Resultates in eine der beiden Stromgleichungen erhält man dann den Strom als Funktion
der anliegenden Spannung.
Im Folgenden sollen nur die Gleichungen für U1 in Abhängigkeit von UA gezeigt werden. Sie
sind bereits relativ kompliziert. Die tatsächliche Kennlinie kann dann unter Zuhilfenahme eines
Funktionsplotprogramms gewonnen werden.
Wie in Abbildung 3.4 zu sehen ist, ist T1 ein n–Kanal–FET und T2 ein p–Kanal–Typ. Daher
gelten verschiedene Bedingungen für den Übergang vom Triodenbereich in die Sättigung. Um
zu Bedingungen für die Anodenspannung UA in Bezug zu den pinch-off -Spannungen zu kommen, kann jeweils die Drain–Source–Spannung passend durch die Differenz von Anoden– und
Gate–Source–Spannung ersetzt werden.
Für das analytische Modell wird im Folgenden die für JFETs nicht exakte quadratische Beziehung genommen, die hier ausreichend genaue Ergebnisse liefert.
Beide Transistoren im Triodenbereich (→Tabelle 3.1)
Hier gehen wir von der Gleichung
2
2
) = −K2 · (2 · (UGS2 −UP2 ) ·UDS2 −UDS
)
IA = K1 · (2 · (UGS1 −UP1 ) ·UDS1 −UDS
1
2
(3.1)
aus. Nach den oben beschriebenen Ersetzungen lässt sich diese Gleichung nach UDS1 auflösen.
1
[K1 (UA +UP1 ) + K2UP2 −
UDS1 =
K1 + K2
2
2
[K1 (UA +UP1 ) + K2 (UA −UP2 )] − K1 K2 UA + 2UA (UP1 −UP2 ) − 4UP1UP2
(3.2)
Ein Transistor im Triodenbereich, der andere im Sättigungsbereich
Ausgangsgleichung:
2
)
IA = K1 (UGS1 −UP1 )2 = −K2 (2 · (UGS2 −UP2 ) ·UDS2 −UDS
2
(3.3)
KAPITEL 3. “DUALER THYRISTOR”
62
IA
−UP1
UP2
UA
Abbildung 3.5: Kennlinie des “Dualen Thyristors”
Ergebnis:
UDS1 =
1
[K1 (UA +UP1 ) + K2UP2 −
K1 + K2
2
2
K2 (UA −UP2 ) + K1 K2UP1 · (2UP2 −UP1 − 2UA ) (3.4)
Beide Transistoren im Sättigungsbereich
Ausgangsgleichung:
IA = K1 (UGS1 −UP1 )2 = −K2 (UGS2 −UP2 )2
(3.5)
Ergebnis:
UDS1 =
√
1
K1 (UA +UP1 ) + K2UP2 − −K1 K2 · (UA +UP1 −UP2 )
K1 + K2
(3.6)
Ergebnis
Wie auf Abbildung 3.5 zu erkennen, steigt der Anodenstrom IA = f (UA ) des “Dualen Thyristors” zunächst steil an. Kurz vor dem pinch–off –Punkt des ersten Transistors erreicht der
Strom seinen Höhepunkt. Dann fällt er nahezu linear ab, bis er nach dem pinch–off des zweiten
Transistors endgültig auf Null zurückgeht. Dies geschieht bei einer Spannung von −UP1 +UP2
(UP1 < 0, UP2 > 0).
Damit lässt sich die Kennlinie durch Veränderung des Verhältnisses der pinch–off –Spannungen
nach Wunsch anpassen.
In Abbildung 3.6.a ist der Kennlinienverlauf für sehr unterschiedliche pinch–off –Spannungen
der beiden Bauelemente zu sehen. Es entsteht ein breiter Bereich mit nahezu konstantem negativem Widerstand. Dagegen ist die Kennlinie in Abbildung 3.6.b, bei der die pinch–off –
Spannungen gleich sind, optimal in Bezug auf maximalen Strom und vollständiges Abschnü-
3.1. THEORETISCHER ANSATZ, DISKRETER AUFBAU
IA
63
IA
UA
−UP1
UA
−UP1
UP2
= UP2
(b) UP2 = −UP1
(a) UP2 = 10 · (−UP1 )
Abbildung 3.6: Kennlinienverläufe bei Variation der pinch–off –Spannung
IA
IA
IDSS1
IDSS1
UA
−UP1
UP2
(a) IDSS2 = 100 · IDSS1
UA
−UP1
UP2
(b) IDSS1 = 100 · IDSS2
Abbildung 3.7: Kennlinienverläufe bei Variation des Sättigungsstromes
ren bei kleinstmöglicher Spannung. Eine solche Kennlinie wird bei Schalteranwendungen gewünscht sein.
Auch die Sättigungsströme der einzelnen FET beeinflussen die Kennlinie, wie in Abbildung 3.7
zu sehen ist. Wenn der zuerst pinchende FET den kleineren Sättigungsstrom besitzt, bestimmt
dieser maßgeblich die Kennlinienform, da der zweite FET genug Strom führen kann. Es entsteht ein Plateau. Beim Erreichen der pinch–off –Spannung des zweiten FET ist der Stromabfall
umso stärker.
Im anderen Falle begrenzt der schwache Strom des zweiten FET die Kennlinie. Sobald der
erste FET abgeschnürt wird, sinkt der Strom stark ab.
3.1.3 Gyrator
Es ist bemerkenswert, dass sich diese Schaltung auch als Gyrator nutzen lässt. Hierzu wird UM
als Bezugspunkt benutzt (→Abbildung 3.8). Zur Arbeitspunkteinstellung müssen UA und UK so
eingestellt werden, dass beide Transistoren im Sättigungsbereich arbeiten. Nun arbeiten beide
Transistoren als spannungsgesteuerte Stromquellen. Wie in Kapitel 2.3.3 Gyrator nachzulesen
ist, entspricht dies eben einem Gyrator.
KAPITEL 3. “DUALER THYRISTOR”
64
UA
UK
T1
UA
UA
UK
UM
UM
T2
T1
UK
(a)
Ausgangsschaltung
T2
T1
T2
(b) umgestellte Schaltung Planartechnologie
UK
UM
(c) umgestellte Schaltung Gyrator
UA
n
p
(d) Realisierung auf Planartechnologie
Abbildung 3.8: Herleitung des planaren “Dualen Thyristors”
3.2 Realisierung, integrierter Aufbau
3.2.1 Aufbau mit Planarprozess
Um einen kompakten und strukturell einfachen Aufbau zu erreichen, soll hier das Prinzip der
Feldeffekttetrode angewandt werden. Es sind zwei komplementäre Kanalgebiete notwendig.
Diese beiden Kanalgebiete werden nun übereinander angeordnet. Es stellt sich nun die Frage, welcher Kanal oben liegen soll. Es bietet sich an, hier den p–Kanal–FET zu platzieren.
Dadurch ergibt sich die Möglichkeit der zusätzlichen Gate–Steuerung für den p–Kanal–FET,
wodurch auch die nominell schlechtere Leitfähigkeit gegenüber dem n–Kanal ausgeglichen
werden kann. Des weiteren ist es häufig vorteilhaft für den Schaltungsentwickler, die Ansteuerung mittels positiver Spannung vorzusehen; für den n–Kanal–FET müsste eine negative Gatespannung verwendet werden.
Die Herleitung der Anordnung der Kanalgebiete ist in Abbildung 3.8 zu sehen. Um den n–
Kanal–FET besser abschnüren zu können, ist es möglich, das p–Gebiet in der Verdrahtungsebene auf Kathodenpotential zu legen. Somit wird der Kanal von beiden Seiten abgeschnürt.
Zur Bestimmung der Kennlinie reicht, wie in Kapitel 3.1.2 Kennlinie des “Dualen Thyristors”
beschrieben, die Kenntnis von UP und IDSS der Einzeltransistoren aus. Zu ihrer Bestimmung
wird die Spannung zwischen den Transistoren UM benutzt.
Um nun die Kennlinie für den unten liegenden n–Kanal–Transistor zu bestimmen, werden
UM und UK auf Masse gelegt, während UA den entsprechenden positiven Spannungsbereich
3.2. REALISIERUNG, INTEGRIERTER AUFBAU
(a) Grunddotierung
n−link
65
(b) p–tub
p0
p−Kanal
(c) retrograde n–Wanne
p−link
n1
n1
n−link
n−Kanal
p−link
p0
(d) Anschlüsse
Abbildung 3.9: Fertigung des “Dualen Thyristors”
Anschluss
n1
n–link
p–link
p0
Transistor
n–Kanal Drain
n–Kanal Source
p–Kanal Source
p–Kanal Drain
verbunden mit
Anodenspannung
p–Kanal Source
n–Kanal Source
Masse
Tabelle 3.2: Anschlussbezeichnungen der Realisierung auf SPT5/6
durchläuft.
Entsprechend wird die Kennlinie des p–Kanal–Transistor bestimmt, indem UA und UM auf
Bezugspotential gelegt werden und an UK negative Spannungen angelegt werden.
3.2.2 Realisierung auf SPT5/6
(→Kapitel 2.1.4). Es wurde von der Tatsache Gebrauch gemacht, dass bei Verwendung einer
retrograden n–Wanne an der Halbleiteroberfläche ein schmaler p–dotierter Streifen übrigbleibt.
Er entsteht durch eine oberflächliche p–Dotierung in Kombination mit zwei tieferliegenden n–
Dotierungen. Der p–Streifen wird als p–Kanal benutzt und mittels zweier psd–Profile an die
Metallisierungsebene angeschlossen.
Bei der Herstellung wird von der leicht negativ dotierten Epitaxieschicht ausgegangen. Zunächst wird nun eine p–Wanne erzeugt, sie dient zur Isolierung des Bauelementes. Dann werden die Kanäle erzeugt, indem die retrograde n–Wanne eindiffundiert wird. Mit der Erzeugung
der hochdotierten Anschlüsse ist das Bauelement fertiggestellt (→Abbildung 3.9.a-d).
Im Folgenden wird die in Abbildung 3.9.d verwendete Nomenklatur zur Bezeichnung der Anschlüsse verwendet (→Tabelle 3.2).
3.2.3 2D–Variante
Zunächst wurde eine zweidimensionale Variante des “Dualen Thyristors” auf einer aktuellen
BCDMOS–Technologie entwickelt.
KAPITEL 3. “DUALER THYRISTOR”
66
p
/cm3
+4e+01
+2e+06
+1e+11
+5e+15
+2e+20
Abbildung 3.10: “Dualer Thyristor” integrierte Fassung 2D
Transistor
T1 (n–Kanal)
T2 (p–Kanal)
pinch–off –Spannung
UPn =−6, 0V
UPp =4, 5V
Sättigungsstrom
IDSSn =74μ A
IDSSp =−22μ A
Tabelle 3.3: Daten der Einzeltransistoren (2D)
In Abbildung 3.10 ist die Konzentration der p–Dotierung dargestellt. Man erkennt den oben
liegenden p–Kanal (gelb, Kontakte rot) und die unterhalb liegende n–Wanne (blau). Links ist
die das Bauelement enthaltende p–tub kontaktiert.
Kennlinie
Um die Gültigkeit der Näherungsformel für die Kennlinie des “Dualen Thyristors” zu überprüfen, wird zunächst die Kennlinie der Einzeltransistoren gemessen.
Eingangskennlinien
Zunächst wurden die Eingangskennlinien bestimmt (→Abbildung 3.11
und 3.12). Sie wurden bei einer Drainspannung von 6 Volt bzw. −6 Volt bestimmt. Hier kann
man auch sehen, dass die verwendeten Gleichungen gute Näherungen der simulierten Kennlinien sind.
Aus den Grafiken wurden die folgenden Werte für pinch–off –Spannungen und Sättigungsströme abgelesen (→Tabelle 3.3):
Ausgangskennlinien
Bei den Ausgangskennlinien (→Abbildung 3.13 und 3.14) fällt vor al-
lem das Fehlen der Kanallängenmodulation (unterschiedlich für p– und n– Kanal) und damit
des Anstiegs des Stromes mit steigender Drainspannung auf. Dies bringt allerdings keine übermäßige Verzerrung der Kennlinie des “Dualen Thyristors” mit sich, denn bei Erreichen der
pinch–off –Spannung befindet sich dieser bereits im fallenden Kennlinienast.
Die durch die Näherungsformeln gegebenen Kennlinien wurden zum Vergleich ebenfalls eingezeichnet. Wie zu erkennen ist, stellen sie eine gute Näherung der simulierten Kennlinien
dar.
Gesamtkennlinie In Abbildung 3.15 ist nun die simulierte Kennlinie des kompletten Bauelementes zu sehen. Die durch die Näherungsformel berechnete Kennlinie weicht leicht ab. Sie
hat ein geringeres Strommaximum, das zudem bei einer kleineren Spannung erreicht wird. Die
Spannung, bei der der Strom annähernd Null erreicht, ist allerdings gut vorhergesagt.
3.2. REALISIERUNG, INTEGRIERTER AUFBAU
67
I DS
I DSSn
VD S
U GS
UP n
Abbildung 3.11: Eingangskennlinie des n–Kanal–Transistors (2D)
U GS
UP p
VD S
I DSSp
I DS
Abbildung 3.12: Eingangskennlinie des p–Kanal–Transistors (2D)
KAPITEL 3. “DUALER THYRISTOR”
68
I DS
I DSSn
UD S
UP n
Abbildung 3.13: Ausgangskennlinie des n–Kanal–Transistors (2D)
UD S
UP p
I DSSp
I DS
Abbildung 3.14: Ausgangskennlinie des p–Kanal–Transistors (2D)
3.2. REALISIERUNG, INTEGRIERTER AUFBAU
69
IA
UA
UP p UP n
Abbildung 3.15: Kennlinie der 2D–Version
Eine Erklärung der falschen Kennlinie liegt im Vorhandensein eines zweiten parasitären n–
Kanal–Transistors unterhalb des p–link–Anschlusses. Bei wachsender Anodenspannung verarmt auch dieser. Somit fällt hier Spannung ab, und der p–Kanal–Transistor kann nicht wie vorgesehen verarmen. Im gegebenen Beispiel führt dies allerdings zu einer Verbesserung der elektrischen Eigenschaften. Der p–Kanal–Transistor ist hier weniger leitfähig als sein n–Kanal–
Pendant (zu erkennen am niedrigeren Sättigungsstrom IDSSp , so dass ein späteres Abschnüren
zu einem höheren Strommaximum führt.
Simulation der 2D-Struktur
Im Folgenden sollen einige Abbildungen, die durch Simulation der 2D-Struktur gewonnen
wurden, die Funktion des Bauelements illustrieren. Sie wurden an den in Abbildung 3.16 aufgeführten Kennlinienpunkten entnommen.
In Abbildung 3.17 ist zu sehen, wie die Elektronenkonzentration des n–Kanal–Transistors
(orange) mit zunehmender Anodenspannung abnimmt.
3.2.4 3D–Variante
Ein Nachteil der in Kapitel 3.2.3 2D–Variante vorgestellten Struktur ist, dass sich der n–Kanal–
Transistor komplett unterhalb des p–Kanal–Transistors befindet. Wie dort beschrieben führt
dies dazu, dass ein weiterer parasitärer n–Kanal–Transistor unterhalb des p–link–Anschlusses
entsteht. Bei wachsender Anodenspannung verarmt dieser Transistor ebenfalls. Dies führt zu
einem unerwünschten Spannungsabfall, so dass das Abschnüren des p–Kanal–Transistors beeinträchtigt wird.
Dieses Problem kann umgangen werden, wenn eine dreidimensionale Struktur verwendet wird.
Hier kann nun der n1–Anschluss neben den p–Kanal gelegt werden.
KAPITEL 3. “DUALER THYRISTOR”
70
IA
UA
Punkt
1
2
3
4
5
6
UA [V]
2
4
6
9
14
20
Anmerkungen
volle Leitfähigkeit
Strommaximum
Nähe der pinch–off –Punkte
stark abnehmende Leitfähigkeit
Strom fast auf Null zurückgegangen
höchste simulierte Spannung
Abbildung 3.16: Kennlinienpunkte der Abbildungen
Transistor
T1 (n–Kanal)
T2 (p–Kanal)
pinch–off –Spannung
UPn =−5, 5V
UPp =3, 6V
Sättigungsstrom
IDSSn =250μ A
IDSSp =−12μ A
Tabelle 3.4: Daten der Einzeltransistoren (3D)
Wie in Abbildung 3.21 zu sehen, wird das Bauelement mit dieser Anordnung kürzer und breiter. Es besteht nun auch die Möglichkeit, durch die Wahl des Kanalbreitenverhältnisses die
gewünschte Kennlinie anzupassen (→Abbildung 3.7).
3.3 Anwendungsmöglichkeiten
Neben Anwendungsmöglichkeiten als steuerbares oder ungesteuertes Sicherungselement mit
elektrischer Rücksetzmöglichkeit ist es denkbar, den “Dualen Thyristor” in Speicherelementen
und Logikschaltungen einzusetzen.
Als weitaus vielversprechender muss jedoch die Anwendung in der H-Brücke als High–Side–
Schalter gesehen werden. Hier ist bei Einsatz eines n–Kanal Leistungstransistors ein nicht unerheblicher Bauteilaufwand zur Ansteuerung erforderlich (Level-Shifter, Bootstrapversorgung,
..), weshalb bereits ab einem bestimmten reduzierten Leistungsbedarf p–Kanal Leistungstransistoren zum Einsatz kommen. Hierdurch kann der Ansteueraufwand reduziert werden mit dem
Nachteil der verringerten Leitfähigkeit des p–Kanal Transistors aufgrund des Beweglichkeitsverhältnisses Löcher zu Elektronen. Für die Anwendung gilt es also abzuwägen, für welche
Leistungen der verringerte Ansteueraufwand und die damit einhergehende Flächeneinsparungen den Mehrbedarf an Fläche bei der p–Kanal Leistungsendstufe kompensiert. Der “Duale
Thyristor” ermöglicht es die Ansteuerschaltung komplett einzusparen und kann dabei eine bes-
3.3. ANWENDUNGSMÖGLICHKEITEN
71
n
/cm3
+1.000e+10
+1.000e+12
+1.000e+14
+1.000e+16
(a) UA = 2 Volt
(b) UA = 4 Volt
(c) UA = 6 Volt
(d) UA = 9 Volt
(e) UA = 14 Volt
(f) UA = 20 Volt
Abbildung 3.17: Abnahme der Elektronenkonzentration im n–Kanal
+1.000e+18
KAPITEL 3. “DUALER THYRISTOR”
72
jA/cm2
+1.000e-02
+3.162e-01
+1.000e+01
+3.162e+02
+1.000e+04
(a) UA = 2 Volt
(b) UA = 4 Volt
(c) UA = 6 Volt
(d) UA = 9 Volt
(e) UA = 14 Volt
(f) UA = 20 Volt
Abbildung 3.18: Entwicklung der Elektronenstromdichte im n-Kanal
3.3. ANWENDUNGSMÖGLICHKEITEN
73
p
/cm3
+1.000e+10
+5.623e+11
+3.162e+13
+1.778e+15
(a) UA = 2 Volt
(b) UA = 4 Volt
(c) UA = 6 Volt
(d) UA = 9 Volt
(e) UA = 14 Volt
(f) UA = 20 Volt
Abbildung 3.19: Abnahme der Löcherkonzentration im p-Kanal
+1.000e+17
KAPITEL 3. “DUALER THYRISTOR”
74
j+
A/cm2
+1.000e-02
+3.162e-01
+1.000e+01
+3.162e+02
(a) UA = 2 Volt
(b) UA = 4 Volt
(c) UA = 6 Volt
(d) UA = 9 Volt
(e) UA = 14 Volt
(f) UA = 20 Volt
Abbildung 3.20: Entwicklung der Löcherstromdichte im p-Kanal
+1.000e+04
3.3. ANWENDUNGSMÖGLICHKEITEN
75
n-1
p-link
p-0
n-link
(a) 2D–Struktur
n-link
n-1
p-link
n-1
p-0
p-0
n-link
p-link
(b) 3D–Struktur, p–Kanal–Seite
(c) 3D–Struktur, n–Kanal–Seite
Abbildung 3.21: Vergleich 2D– und 3D–Struktur
KAPITEL 3. “DUALER THYRISTOR”
76
n
/cm3
+1.0e+10
+4.6e+12
+2.2e+15
+1.0e+18
(a) UA = 1 Volt
(b) UA = 3 Volt
(c) UA = 6 Volt
(d) UA = 13 Volt
Abbildung 3.22: Abnahme der Elektronenkonzentration im n–Kanal (3D)
3.3. ANWENDUNGSMÖGLICHKEITEN
77
jA/cm2
+1.0e-02
+1.0e+00
+1.0e+02
+1.0e+04
(a) UA = 1 Volt
(b) UA = 3 Volt
(c) UA = 6 Volt
(d) UA = 13 Volt
Abbildung 3.23: Entwicklung der Elektronenstromdichte im n–Kanal (3D)
KAPITEL 3. “DUALER THYRISTOR”
78
p
/cm3
+1.0e+10
+2.2e+12
+4.6e+14
+1.0e+17
(a) UA = 1 Volt
(b) UA = 3 Volt
(c) UA = 6 Volt
(d) UA = 13 Volt
Abbildung 3.24: Abnahme der Löcherkonzentration im p–Kanal (3D)
3.3. ANWENDUNGSMÖGLICHKEITEN
79
p
/cm3
+1.0e+10
+2.2e+12
+4.6e+14
+1.0e+17
(a) UA = 1 Volt
(b) UA = 3 Volt
(c) UA = 6 Volt
(d) UA = 13 Volt
Abbildung 3.25: Entwicklung der Löcherstromdichte im p–Kanal (3D)
KAPITEL 3. “DUALER THYRISTOR”
80
Abbildung 3.26: Halbbrücke
sere Leitfähigkeit als ein einfaches p–Kanal Bauelement aufweisen. Dies rührt daher, dass ein
normally–on FET (“Depletion Typ”) zum Einsatz kommt, der eine gegenüber normally-off
Bauelementen (“Enhancement Typ”) erhöhte Leitfähigkeit aufweist. Nachteilig ist der erhöhte Flächenbedarf im Vergleich zum einfachen p–Kanal–Transistor, aber auch hier ist wieder
zu erwarten, dass es eine Schwelle gibt, wo diese Konstruktion das günstigere Kostenverhältnis ergibt. Zusätzlich bekommt man weitere Funktionen, wie die Robustheit der Struktur gegenüber Überströme und Überspannungen. Eine mit “Dualem Thyristor” realisierte H–Brücke
ist immun gegenüber fehlerhafter Ansteuerung (Einhalten der Totzeit beim Umschalten der
Brückenzweige), Ausfall der Ansteuerung, Diagnoseprobleme, Kurzschlüsse im Lastbereich.
3.3.1 Halbbrücke und H-Brücke
In vielen Anwendungen, wie z.B. in der Automobiltechnik, müssen Leistungen geschaltet werden. Hierzu werden meist Leistungs–FET verwendet. In der Regel werden zwei Transistoren benutzt, von denen einer zwischen Last und Versorgungsspannung liegt, der andere zwischen Last und Masse. Wenn nun die Transistoren so angesteuert werden, dass immer nur
einer leitet, kann die Last zwischen Versorgungsspannung und Masse umgeschaltet werden
(→Abbildung 3.26).
Die Anwendungen dieser Grundschaltung sind vielfältig. Sie stellt z.B. die Basis für den einfachen CMOS–Inverter dar (der im oberen Ansteuerungszweig eingezeichnete Inverter wird hier
durch die inverse Ansteuerung des dort eingesetzten p–Kanal–Transistor verwirklicht) und wird
auch als Endstufe für Logikschaltungen benutzt.
An dieser Stelle kann nun der “Duale Thyristor” zum Einsatz kommen. Hier ist seine Eigenschaft nützlich, dass er bei niedriger Spannung leitet, aber bei hoher Spannung sperrt. Es kann
dadurch einer der zwei Transistoren durch den “Dualen Thyristor” ersetzt werden. Bedingung
ist, dass der Sperrstrom des FET kleiner ist als derjenige des “Dualen Thyristor” und dass die
Last nur einen begrenzten kapazitiven Anteil aufweist. Sonst kann der kapazitive Anteil durch
Einsatz einer Induktivität kompensiert werden. Die Funktionalität ist mit einer idealen Kapa-
3.3. ANWENDUNGSMÖGLICHKEITEN
81
1
0
0
1
0
1
0
1
Abbildung 3.27: “Dualer Thyristor” ersetzt High-Side-Transistor
1
0
0
1
0
1
0
1
0
1
Schalter2
aus
an
Schalter1
aus
an
aus
vorwärts
rückwärts
aus
(a) Schalterstellungen
M
1
0
0
1
0
1
0
1
0
1
(b) Schaltung
Abbildung 3.28: H-Brücke
zität nicht gegeben. Der für den Zustandswechsel des “Dualen Thyristor” notwendige Strom
kann nicht fließen.
In Abbildung 3.27 ist nun der obere Transistor durch einen “Dualen Thyristor” ersetzt worden.
Im Grundzustand sperrt der untere Transistor. Es fällt also die gesamte Versorgungsspannung
über ihn ab. Somit liegt nur eine niedrige Spannung am “Dualen Thyristor” an, der damit leitet.
Der Ausgang liegt an der Versorgungsspannung an.
Wenn nun der untere Transistor durchgeschaltet wird, fällt über ihn nur noch eine niedrige
Spannung ab. Damit liegt die Versorgungsspannung am “Dualen Thyristor” an, der so ausgelegt
ist, dass er bei dieser Spannung sperrt. Der Ausgang liegt damit auf Masseniveau.
Es besteht nun die Möglichkeit, zwei Halbbrücken zu verwenden (→Abbildung 3.28). Wenn
die Last zwischen ihre Umschaltpunkte gelegt wird, kann die Versorgungsspannung positiv und
negativ angelegt werden. Dies ist für Motoren nützlich, die in beide Richtungen laufen sollen,
wie z.B. den Fensterhebermotor.
Im Ruhezustand sind beide Schalttransistoren gesperrt. Wenn nun z.B. der linke Transistor
durchgeschaltet wird, fällt nun auf der linken Seite der Brücke die Versorgungsspannung über
den “Dualen Thyristor” ab. Dieser sperrt. Auf der rechten Seite fällt die Spannung nach wie
vor über den Transistor ab, so dass dort der “Duale Thyristor” nach wie vor offen ist. Somit
fällt über den Motor von links nach rechts Spannung ab.
82
KAPITEL 3. “DUALER THYRISTOR”
Wenn dagegen der rechte Transistor durchgeschaltet wird und der linke gesperrt bleibt, fällt die
Spannung andersherum über den Motor ab.
Vorteile der Verwendung eines “Dualen Thyristors” liegen unter anderem in der eingebauten
Strombegrenzung dieses Bauteils. Im Falle eines Kurzschlusses in der Last kann so die Ansteuerschaltung nicht zerstört werden. Auch die Ansteuerung des High–Side–Transistors fällt weg,
womit eine mögliche Fehlerquelle ausgeschaltet wird. Beim Umschalten der Stromrichtung
durch die Last müssen zuerst beide Schalter ausgeschaltet werden, bevor der jeweils andere
eingeschaltet werden kann.
Kapitel 4
Hochvolt–MOSFET (HVMOS)
Ein– und Ausgangsstufen liegen direkt an den Pins der Chips und sind damit besonders ESD–
und ISO–Ereignis (→Kapitel 2.2) gefährdet. Sie werden “aus erster Hand” durch die Pulse
belastet.
Zur Realisierung der Ein– und Ausgangsstufen werden neben CMOS–Schaltern auch häufig
Hochvolt–Schalter (im Ein– und Ausgangsbereich) oder auch Leistungsschalter (speziell im
Ausgangsbereich) eingesetzt. Ein robustes Schalterdesign ist von äußerster Wichtigkeit, um
möglichst keine zusätzlichen Schutzstrukturen einsetzen zu müssen und wenn doch, diese zumindest flächeneffizient realisieren zu können.
Robuste Nutzbauelemente ermöglichen es, ab einer bestimmten Größe ohne Schutzstruktur
auszukommen. Dies ergibt eine günstige Lösung (trifft für die Mehrheit der Ausgangsleistungstreiber im Automobilbereich zu). Es gilt diese kritische Bauelementgröße zu minimieren. Für
einen HV–Schalter bedeutet dies, dass die unter erhöhter Drain–Source–Spannung auftretende Avalanche–Generation in der Driftstrecke und zusätzlich die Stromverstärkung des mit der
Avalanche–Generation in Schleifenverstärkung gehenden parasitären Bipolar–Transistors minimiert werden muss (→Abbildung 4.1). Eine erhöhte Gate–Source–Spannung verschlimmert
dies aufgrund der größeren Anzahl freier Ladungsträger und der damit einhergehenden gestiegenen Avalanche–Multiplikation.
Untersucht werden verschiedene Versionen eines Hochvolt p–Kanal MOSFET.
Für Analoganwendungen wird entweder der Standardtyp (→Abbildungen 4.2) oder auch die
Variante mit Zwischenanschluss (zusätzlicher p+ –Implantation) eingesetzt. Der Standardtyp
ermöglicht eine größere Kanallänge bei gleichem Flächenbedarf wie die Variante mit Zwischenanschluss. Die Realisierung mit Zwischenanschluss reduziert Dotierungsschwankungen
im Kanalbereich aufgrund von Maskendejustage. Zusätzlich werden Segregations– und Lackkanteneffekte am Kanalende Richtung Drain vermieden. Dadurch ist ein gutes Matching zwischen verschiedenen MOSFETs sichergestellt.
Als Leistungsschalter wird typisch der HVPMOS mit kurzgeschlossenem Source– und Bulk–
Anschluss eingesetzt. Hier liegt das Augenmerk auf maximalem Strom bei einer möglichst
kleinen Bauelementfläche.
83
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
84
60 V
n–LDMOS
SOURCE
BULK
GATE
60 V
n–LDMOS
SOURCE
BULK
DRAIN
N+POLY
N+
SOURCE
FOX
NRESURF
N+
GATE
DRAIN
N+POLY
N+
SOURCE
FOX
N-WELL
P-BODY
NRESURF
N+
N-WELL
P-BODY
BJT
N-EPI
Aval.
N-EPI
Abbildung 4.1: Avalanche und parasitärer Bipolar–Transistor bei lateralem HVMOS (am Beispiel n–Kanal–LDMOS) (→Kapitel 2.8)
Bezüglich der verschiedenen Varianten zeigt sich, dass die für die Beurteilung der Überlastfähigkeit relevanten Effekte und ihre Auswirkungen zumindest qualitativ gleich sind. Deshalb
werden im Folgenden die inneren Vorgänge/Abläufe und ihre Konsequenzen exemplarisch an
einem HVPMOS–Typ aufgezeigt und näher erläutert. Die Ergebnisse können dann auf andere
Bauelemente übertragen werden, speziell auf die Familie der HVMOS, wie HVNMOS, HVPMOS und DMOS auf entsprechenden Technologien.
4.1 HVPMOS
Die betrachtete Hochvolt p–Kanal MOSFET–Struktur (HVPMOS–Struktur) mit Planar–Gate,
um das elektrische Feld am Vogelschnabel zu reduzieren, besitzt eine Kanallänge von 2 µm.
Die maximale Sperrspannung liegt bei rund 70 Volt (→Abbildung 4.3). Die parasitären Strukturen, die maßgeblich das Verhalten unter ESD– und ISO–Ereignissen mitbestimmen, sind
symbolisch in Form roter Schaltzeichen dargestellt. Die Position der Schaltzeichen wurde entsprechend der dominierenden inneren Abläufe gewählt.
Im Folgenden wird das reale Bauelement untersucht unter Berücksichtigung
• zweidimensionaler Effekte bei konstanter Gittertemperatur
• zweidimensionaler Effekte mit Temperaturverhalten
• dreidimensionaler Vorgänge im Bauelement mit Temperaturverhalten
4.1. HVPMOS
85
60 V
HVPMOS
BULK
SOURCE
N+POLY
FOX
N+
DRAIN
N+POLY
GATE
FOX
P+
N-WELL
P+
P-WELL
N-EPI
(a) Standard 60 V HVPMOS
60 V
HVPMOS
BULK
SOURCE
N+POLY
FOX
N+
GATE
FOX
P+
N-WELL
DRAIN
N+POLY
N+ POLY
P+
P+
P-WELL
N-EPI
(b) 60 V HVPMOS Zwischenanschluss
60 V
HVPMOS
BULK
SOURCE
DRAIN
N+POLY
GATE
FOX
N+
P+
+
P+
N-WELL
P-WELL
N-EPI
(c) 60 V HVPMOS Source/Bulk kurzgeschlossen
Abbildung 4.2: Untersuchte HVPMOS–Varianten
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
86
BULK
FOX
GATE
SOURCE
N+POLY
FOX
N+
DRAIN
N+POLY
FOX
P+
FOX
P+
N-WELL
P- WELL
N-EPI
NBL
P-SUB
* Die Nutzstruktur ist als schwarzes Schaltsymbol eingezeichnet, parasitäre Strukturen sind in
rot dargestellt.
Abbildung 4.3: Querschnitt und vereinfachte Ersatzschaltung HVPMOS (2D)
4.2. EINZELSTRUKTUR HVPMOS 2D
87
Für thermodynamische Simulationen gilt, dass die Ladungsträger im thermischen Gleichgewicht mit dem Gitter angenommen werden
Tn = Tp = T
(4.1)
Für die Stromdichten gilt
Jn→ = −nqμn (∇φn + Pn ∇T ) , Pn =
k
q
(4.2)
Jp→ = −nqμ p (∇φ p + Pp ∇T ) , Pp =
k
q
(4.3)
Um die Temperaturverteilung im Bauelement aufgrund von Selbstaufheizung zu bestimmen,
löst der Halbleitersimulator die folgende Gleichung
cth
δT
− ∇ · κ · ∇T = −∇ · (Pn T + φn ) Jn→ + (Pp T + φ p ) Jp→
δt
(4.4)
4.2 Einzelstruktur HVPMOS 2D
Die Weite des Kanals liegt bei 1μ m, in allen Querschnitten in z–Richtung und wird in zweidimensionalen Ansichten (2D) nicht dargestellt (→Abbildung 4.3). Ein negativer TLP–Puls
(→Kapitel 2.2) mit einer Amplitude von 1mA (Strom pro Kanalweite J = 1 mA
μ m ) mit einer
steigenden Flanke während 0, 5ns wird auf den Drain–Anschluss gegeben, wobei die anderen Anschlüsse geerdet sind (ϕ = 0V ). Eine Verarmungsschicht bildet sich zwischen dem p–
dotierten Driftgebiet (P–WELL) und der n–dotierten Epitaxie (N–EPI) und n–dotierten Wanne
(N–WELL). Damit sperrt die Struktur (→Abbildung 4.4) (→Kapitel 2.8.2).
Zu Beginn (bis ∼ 0, 25ns) lädt der Drainstrom die Gatekapazität, weshalb sich ein parabolischer
Spannungsverlauf am Drain einstellt. Es gilt
ID (t) = c (UG ,UD ) ·
dUD (t)
dt
(4.5)
dID (t)
= α = const.
dt
(4.6)
Aus der Differentiation ergibt sich
d
dID (t)
=
dt
dt
α=
dUD (t)
c (UG ,UD ) ·
dt
d
dUD (t)
d 2UD (t)
(c (UG ,UD )) ·
+ c (UG ,UD ) ·
dt
dt
dt 2
(4.7)
(4.8)
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
88
0
0
InnerCurrent_Drain
InnerVoltage_Drain
Voltage (V)
-0.5
Current (mA)
-50
a
b
-100
-1.0
0
4e-10
8e-10
1e-08
2e-08
3e-08
4e-08
5e-08
Time (s)
Abbildung 4.4: Transienter Spannungsverlauf des 2D–HVPMOS für einen TLP mit Amplitude
1mA
Der Gateanschluss liegt auf Masse (UG = 0V ) und es wird eine schwache Abhängigkeit von c
von UD angenommen.
α = c·
d 2UD (t)
dt 2
(4.9)
Nach zweifacher Integration ergibt sich
UD (t) =
α 2 a
t + t +b
2c
c
(4.10)
Hier sind a und b Konstanten.
Ab ∼ 0, 25ns bis ∼ 0, 8ns treten Schwingungen im Verlauf der Drainspannung auf. Diese können sowohl mess– als auch simulationstechnisch aufgezeigt werden. Die Simulationsergebnisse zeigen die Herkunft der Oszillationen, eine Abfolge von Avalanche–Generation, anschließende Feldstärkeerniedrigung und Extraktion. Geometrische und zeitliche Verhältnisse verändern das Verhalten. Bei einer die Anregung überwiegender Dämpfung ist kein Schwingungsverhalten sichtbar.
Quantitative Aussagen sind schwierig. Die Messungen bestätigen, dass die Oszillationen die
Funktion der Bauelemente weder beeinträchtigen noch die Strukturen schädigen (Lebensdaueruntersuchungen liegen jedoch nicht vor). Hier wird deshalb auf eine weitergehende Betrachtung verzichtet. Da negative Auswirkungen auf die Lebenserwartung nicht auszuschließen sind,
wird bei Designmodifikationen und neuen Strukturen versucht, die Schwingungen zu eliminieren oder zumindest in ihrer Amplitude zu begrenzen.
4.2. EINZELSTRUKTUR HVPMOS 2D
89
a
SOURCE
GATE
DRAIN
I mpact I onization
1.0E +28
6.3E +26
4.0E +25
2.5E +24
1.6E +23
1.0E +22
(a) Zeitpunkt a (nach 2ns)
b
SOURCE
GATE
DRAIN
(b) Zeitpunkt b (nach 47ns)
Abbildung 4.5: Avalanche–Generationsrate des 2D–HVPMOS für einen TLP mit Amplitude
1mA
Ab ∼ 0, 8ns kommt es zur Avalanche–Generation nicht nur am Übergang p–Drift/n–Epi sondern
auch
unterhalb
des
Feldoxids
sowohl
am
Vogelschnabel
(“Bird’s Peak”) als auch nahe dem Drain–Kontakt (→Abbildung 4.5).
Der parasitäre bipolare pnp–Transistor (p–Source, n–Epi, p–Drift) ist nicht aktiv (→Abbildung
4.6).
Die über die Geometrie gemittelte Temperaturerhöhung (im Folgenden mittlere Temperatur)
des HVPMOS liegt bei einigen Kelvin. Selbst im “Hot Spot” unterhalb des Feldoxids nahe dem
Drain liegt die Temperaturerhöhung nur bei rund 75K (im Folgenden maximale Temperatur).
Für die Temperaturerhöhung gilt
ΔT ∼ E · J
(4.11)
Erhöht man die Amplitude des TLP–Pulses auf 5mA (Strom pro Kanalweite J = 5 mA
μ m ), so
triggert der parasitäre Bipolar–Transistor (→Abbildung 4.7 — Punkt a) und die Spannung
schnappt von über −90V auf rund −85V zurück.
Der getriggerte Bipolar–Transistor geht in Schleifenverstärkung mit dem Avalanche–Gebiet in
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
90
a
SOURCE
GATE
DRAIN
(a) Zeitpunkt a (nach 2ns)
b
SOURCE
GATE
DRAIN
(b) Zeitpunkt b (nach 47ns)
Abbildung 4.6: Löcherstromdichte des 2D–HVPMOS für einen TLP mit Amplitude 1mA
4.3. PARALLELSCHALTUNG HVPMOS 2D
0
91
MaxTemperature
c
InnerVoltage_Drain
1500
Voltage (V)
1000
c
Temperature (K)
c
-50
a
-100
b
b
500
b
0
0.5e-09
1e-09
1e-08
2e-08
3e-08
Time (s)
Abbildung 4.7: transienter Spannungs– und Temperaturverlauf des 2D–HVPMOS für einen
TLP mit Amplitude 5mA
der Nähe des Drain–Kontakts. Dabei fließen die vom Avalanche in der Driftstrecke generierten
Elektronen über den Body (N–WELL) des MOSFET bzw. die Basis des Bipolar–Transistors
ab. Der Bahnwiderstand der Basis erzeugt einen Spannungsabfall und der Bipolar–Transistor
wird in Vorwärtrichtung gepolt. Ein zusätzlicher Löcherstrom beginnt in Richtung Drain–
Kontakt zu fließen und entgegengesetzt ein zusätzlicher Elektronenstrom. Durch die erhöhte
freie Ladungsträgerdichte in der Driftstrecke, im Bereich hoher elektrischer Felder, steigt die
Avalanche–Generationsrate an. Jedes Triggern des Bipolar–Transistors (→Abbildung 4.7 —
Punkt a/b) “heizt” den Avalanche an, bis dieser aufgrund der extremen Temperaturerhöhung
im Avalanche–Gebiet so stark reduziert wird, dass der Bipolar–Transistor nicht weiter aktiv
bleiben kann. Der “Hot Spot” kühlt ab (→Abbildung 4.7 — Bereich c) und die Avalanche–
Generation muss sich wieder erhöhen, um den eingeprägten Strom tragen zu können. Der Vorgang beginnt von neuem. Die mittlere Temperatur (nicht dargestellt) im Bauelement ändert
sich nur um einige 10K, der “Hot Spot” in der Nähe des Drain–Kontakts hat keine direkten
Auswirkungen auf den “weit entfernten” Bipolar–Transistor.
Die hohen Stromdichten in Verbindung mit einer Feldspitze in der Nähe des Drain–Anschlusses
führen zu einer örtlich stark ansteigenden Temperatur auf über 1000K und damit zur thermischen Generation von Ladungsträgern. Das Bauelement wird durch überhöhte Kontaktgeneration oder Degradation des Kontakts in der Funktion gestört bzw. zerstört.
4.3 Parallelschaltung HVPMOS 2D
Die Beweglichkeit der Ladungsträger hängt von der Temperatur ab (μ ∼ T −ν mit 0 ≤ ν ≤ 2, 5;
0 für n+ /p+ ; 2,5 für n− /p− ) [Sze02][Batista03]. Bei durchgeschalteten MOSFETs (VGS KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
92
Abbildung 4.8: Gate–Treiber MOSFET
Vth ) in BCDMOS–Technologien dominiert der Widerstandsanteil der Driftstrecke den wirksamen Gesamtwiderstand (“On–Widerstand”). Damit ergibt sich ein positiver Temperaturkoeffizient für den “On–Widerstand” (RDSon ). Dies verhindert die Lokalisierung von Stromdichten
bzw. die Bildung eines Filaments (kein “thermal runaway”). Dadurch ist es problemlos möglich, mehrere Bauelemente parallelzuschalten, um größere zulässige Ströme zu realisieren. Der
Stromfluss in MOSFETs resultiert aus der Bewegung der Majoritätsträger, es tritt deshalb kein
thermisches Weglaufen auf.
Das Parallelschalten von Leistungs–MOSFETs ermöglicht die Reduzierung der Verluste (Reduktion RDSon ), Temperaturverteilung mit reduzierter maximaler Temperatur und auch Kosteneinsparungen verglichen mit einem einzelnen großflächigen Bauelement. Im Automobilbereich
finden sich hierfür vielfältige Anwendungen wie z.B. elektrische Fensterheber, Motorsteuergeräte, elektrische Lenk– und Bremshilfen [Duncan89].
Durch das Parallelschalten von Einzelstrukturen ergeben sich häufig unterschiedliche Zuleitungswiderstände, speziell für in Polysilizium verdrahtete Gate–Anschlüsse (ebenso auch für
Drain– und Source–Anschlüsse, jedoch sind i. Allg. hier die Auswirkungen vernachlässigbar,
da die Metallverdrahtung um Faktoren niederohmiger ist als die Polysilizium–Verdrahtung).
Des weiteren muss berücksichtigt werden, dass die Ansteuerschaltung, der Gate–Treiber, einen
entsprechenden Widerstand zu negativem und positivem Bezugspotential darstellt. Dadurch ist
das Gate bezüglich Source mehr oder weniger niederohmig angeschlossen (→Abbildung 4.8).
Im Folgenden werden die Auswirkungen einer ESD–Belastung für Strukturen mit unterschiedlichen Gate–Anschlüssen untersucht. Damit die auftretenden Effekte klar zugeordnet werden
können,
kommen
stark
unterschiedliche
Gate–Vorwiderstände
zum
Einsatz
(RGate = 0Ω, 50Ω, 100Ω). Ein Gate–Source–Widerstand von RGate = 0Ω ist für die grundlegende Betrachtung hilfreich. In der Praxis ergeben sich Werte > 0Ω bis hin zu einigen 10kΩ.
4.3.1 Simulation ohne Eigenerwärmung
Beaufschlagt wird die Parallelschaltung am Drain–Anschluss mit einem TLP–Puls mit einer
Amplitude von 5, 2mA und einer steigenden Flanke während 0, 5ns. Alle anderen Anschlüsse
sind geerdet (ϕ = 0V ) (→Abbildung 4.9).
Es bildet sich eine Verarmungsschicht am p–Drift/n–Epi Übergang. Nach rund 0, 5ns triggert
4.3. PARALLELSCHALTUNG HVPMOS 2D
93
0
0
-0.002
Voltage (V)
-50
Current (A)
Current_Device2 (100 ohms)
Current_Device1 (50 ohms)
InnerVoltage_Drain
-0.004
-100
0
0.5e-09
1e-09
1e-08
Time (s)
2e-08
3e-08
4e-08
Time (s)
(Bauelement 1 mit RGate = 50Ω und Bauelement 2 mit RGate = 100Ω)
Abbildung 4.9: Transienter Spannungs– und Stromverlauf zweier paralleler 2D–HVPMOS für
einen TLP mit Amplitude 5, 2mA
der parasitäre Bipolar–Transistor in beiden Bauelementen aufgrund von Avalanche–generierten
Ladungsträgern, die die Potentialbarriere innerhalb des Bipolar–Transistors reduzieren. Die
Spannung schnappt auf rund −85V zurück. Bei der Struktur mit größerem Gate–Vorwiderstand
kann kapazitiv der Kanal geöffnet werden, dies reduziert Avalanche–Generation und damit
auch die Ansteuerung des Bipolar–Transistors bei vergleichsweise großem “On–Widerstand”.
Bei dem Bauelement mit niederohmigerem Gate–Anschluss bleibt der Kanal zu, Avalanche
und Bipolar–Transistor gehen in Schleifenverstärkung. Der Strom lokalisiert in dieser Struktur
(“Filamentierung”), sie trägt nahezu den gesamten Strom (∼ 98%).
Hier zeigt sich der positive, den Stromfluss homogenisierende, Einfluss eines sich unter ESD–
Belastung öffnenden MOS–Kanals. Ein höherohmiger Gate–Anschluss (RGS im Bereich einige
kΩ) erhöht die Robustheit der Struktur. Es ergibt sich ein um Faktoren (z. B. 5) größerer Zerstörstrom, entsprechend die Flächeneinsparung bei durch Robustheitsanforderungen dimensionierte Bauelemente.
Weiterhin zeigt sich auch, dass inhomogen angeschlossene Hochvolt–MOSFETs dazu neigen zu filamentieren. Beim Layout ist deshalb ein möglichst niederohmiger Gate–Anschluss
(gleichmäßig hochohmig ist schlechter realisierbar) der Gesamtstruktur sicherzustellen. Erst
dann sorgt ein entsprechender Gate–Source–Widerstand bzw. der Gate–Treiber für die Verbesserung der Robustheit durch mögliche Hochohmigkeit.
4.3.2 Thermodynamische Simulation
Beaufschlagt wird die Parallelschaltung am Drain–Anschluss mit einem TLP–Puls mit einer
Amplitude von 5, 2mA und einer steigenden Flanke während 0, 5ns. Alle anderen Anschlüsse
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
94
0
Voltage
Current_Device1 (50 Ohm)
Current_Device2 (100 Ohm)
b
-0.001
-50
Voltage (V)
Current (A)
-0.002
-0.003
-100
-0.004
a
0
1e-09
2e-09
2e-08
Time (s)
4e-08
6e-08
8e-08
Abbildung 4.10: transienter Spannungs– und Stromverlauf zweier paralleler 2D–HVPMOS für
einen TLP mit Amplitude 5, 2mA unter Berücksichtigung des Temperatureinflusses
sind geerdet (ϕ = 0V ) (→Abbildung 4.10).
Wiederum bildet sich die Verarmungsschicht am p–Drift/n–Epi Übergang und nach rund 0, 5ns
triggert der parasitäre Bipolar–Transistor (→Kapitel 4.3.1). Bei der Struktur mit größerem
Gate–Vorwiderstand kann kapazitiv der Kanal geöffnet werden, dies reduziert Avalanche–
Generation und damit auch die Ansteuerung des Bipolar–Transistors (→Abbildung 4.11). Bei
dem Bauelement mit niederohmigerem Gate–Anschluss bleibt der Kanal zu, Avalanche und
Bipolar–Transistor gehen in Schleifenverstärkung und der Strom lokalisiert in dieser Struktur
(“Filamentierung”).
Örtlich im Bereich des Avalanche–Gebiets kommt es zur starken Temperaturerhöhung, wodurch die Avalanche–Generation reduziert wird und damit der Bipolar–Transistor nicht länger
aktiv bleiben kann (→Abbildung 4.12). Der nun folgende Spannungsanstieg erhöht die bereits vorhandene Avalanche–Generation in der Struktur mit leicht geöffnetem Kanal. Dadurch
triggert der Bipolar–Transistor und das Bauelement übernimmt den Großteil des Stromes. Der
“Hot Spot” in der Struktur mit kleinem Anteil am Stromfluss kühlt ab, während die mittlere
Temperatur in beiden Strukturen schwach ansteigt.
Der geschilderte Vorgang wiederholt sich und führt dazu, dass die Strukturen abwechselnd
den Hauptanteil des Stromes tragen (wandernde bzw. springende Lokalisierungen/Filamente).
Dieser Vorgang erhöht die Robustheit und Zuverlässigkeit des Bauelements.
Durch Messungen ergibt sich ein stärkerer Temperatureinfluss, da die Defektdichten an den
Rändern des Feldoxids zum Drainkontakt sehr hoch sind und sich somit, schon bevor die Temperatur den Kontakt erreicht, eine starke thermische Generation einstellt.
Die Parallelschaltung zweier 2D–HVPMOS mit stark unterschiedlicher Größe unter Berück-
4.3. PARALLELSCHALTUNG HVPMOS 2D
95
a
SOURCE
50 Ohm
GATE
DRAIN
(a) Device 1 zum Zeitpunkt a (nach 21ns)
a
SOURCE
100 Ohm
GATE
DRAIN
(b) Device 2 zum Zeitpunkt a (nach 21ns)
b
SOURCE
50 Ohm
GATE
DRAIN
(c) Device 1 zum Zeitpunkt a (nach 30ns)
b
SOURCE
100 Ohm
GATE
DRAIN
(d) Device 2 zum Zeitpunkt a (nach 30ns)
Abbildung 4.11: Löcherstromdichte zweier paralleler 2D–HVPMOS für einen TLP mit Amplitude 5, 2mA unter Berücksichtigung des Temperatureinflusses
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
96
a
SOURCE
50 Ohm
GATE
DRAIN
(a) Device 1 zum Zeitpunkt a (nach 21ns)
a
SOURCE
100 Ohm
GATE
DRAIN
(b) Device 2 zum Zeitpunkt a (nach 21ns)
b
SOURCE
50 Ohm
GATE
DRAIN
(c) Device 1 zum Zeitpunkt a (nach 30ns)
b
SOURCE
100 Ohm
GATE
DRAIN
(d) Device 2 zum Zeitpunkt a (nach 30ns)
Abbildung 4.12: Gittertemperatur zweier paralleler 2D–HVPMOS für einen TLP mit Amplitude 5, 2mA unter Berücksichtigung des Temperatureinflusses
4.4. ERWEITERUNG AUF DREIDIMENSIONALE VORGÄNGE
97
Z
SOURCE
BULK
DRAIN
GATE
X
N+
N-WELL
P+
P+
P-WELL
N-EPI
DopingConcentration
2.7E+20
1.0E+17
3.7E+13
NBL
-1.8E+13
-4.8E+16
-1.3E+20
Y
Abbildung 4.13: 3D–HVPMOS
sichtigung des Temperatureinflusses zeigt ein Zurückschnappen der Spannung (“Snap—Back”),
wenn der parasitäre Bipolar–Transistor des kleineren HVPMOS triggert. Dieser bildet ein Filament und zieht dabei den Strom vom größeren Bauelement ab. Es folgt, dass wenn der Strom
aus den Nachbarregionen zu einem lokalisierten Stromfluss zusammengezogen werden kann,
bereits für kleinere, über die Geometrie gemittelte Stromdichten ein Snap—Back stattfindet.
Dies ist allgemein in einer zweidimensionalen Simulation nicht möglich.
4.4 Erweiterung auf dreidimensionale Vorgänge
Es werden die bis jetzt unberücksichtigten Effekte, die aus der dritten Dimension resultieren,
mit einbezogen. Damit erhält man eine sehr komplexe Beschreibung des Bauelementverhaltens. Für die Interpretation sind die Kenntnisse aus den vereinfachten Modellen (1D und 2D)
unverzichtlich, um Effekte, Ursachen und Auswirkungen eindeutig zuzuordnen.
Speziell das Zurückschnappen der Spannung, der “Snap—Back” verhält sich in einer dreidimensionalen Simulation unter Berücksichtigung des Temperaturverhaltens quantitativ stark
unterschiedlich zu vorangegangenen Ergebnissen.
Die Weite des Kanals liegt bei 20μ m (→Abbildung 4.13).
4.4.1 Simulation ohne Eigenerwärmung
Ein negativer TLP–Puls (→Kapitel 2.2) mit einer Amplitude von 18, 3mA (Strom pro Kanalweite J = 0, 92 mA
μ m ) mit einer steigenden Flanke während 0, 5ns wird auf den Drain–Anschluss
gegeben, wobei die anderen Anschlüsse geerdet sind (ϕ = 0V ). Eine Verarmungsschicht bildet sich zwischen dem p–dotierten Driftgebiet (p–Drift) und der n–dotierten Epitaxie (n–Epi).
Damit sperrt die Struktur (→Kapitel 4.2 und 2.8.2).
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
98
0
0
TotalCurrent_Drain
InnerVoltage_Drain
-0.005
-0.01
Current (A)
Voltage (V)
-50
c
b
a
-100
-0.015
0
0.25e-09
0.5e-9
Time (s)
0.75e-09
1e-09
5e-09
1e-08
1.5e-08
2e-08
Time (s)
Abbildung 4.14: Transienter Spannungs– und Stromverlauf des 3D–HVPMOS für einen TLP
mit Amplitude 18, 3mA
Wird der eingeprägte Strom weiter erhöht, so dehnt sich mit steigender Spannung (aufgrund
des Bahnwiderstands) das elektrische Feld in das p–Drift Gebiet aus und schließlich bildet sich
eine Feldspitze am p–Drift/p+–Drain Übergang unterhalb des Feldoxids.
Während der ersten 0, 25ns lädt der eingeprägte Strom die Gatekapazität, weshalb sich ein
parabolischer Spannungsverlauf am Drain einstellt (→Abbildung 4.14) (→Kapitel 4.2).
Danach (bei rund 0, 25ns) kommt es zur Avalanche–Generation am Übergang p–Drift/n–Epi
und p+ –Drain/p–Drift. Die beiden Avalanche–Gebiete schaukeln sich gegenseitig auf. Man
spricht vom Egawa–Effekt. Zusätzlich gibt es ein weiteres Avalanche–Gebiet unterhalb des
Vogelschnabels (“Bird’s Peak”).
Die generierten Löcher bewegen sich zum Drainanschluss und die Elektronen zum Bulkanschluss. Der Elektronenfluss verursacht einen Spannungsabfall am Übergang p+ –Source/retrograde n–Wanne, wodurch der parasitäre Bipolar–Transistor schließlich vorwärtsgepolt wird.
Die pnp–Struktur triggert bei rund 2ns. Der geringe Spannungsrückgang (“Snap Back”) von
rund −95V auf etwa −85V resultiert aus der geringen Stromverstärkung β (→Kapitel 2.8)
des parasitären Bipolar–Transistors bei den gegebenen Stromniveaus. Nur ein Teil der Struktur
triggert bei niedrigen Stromniveaus (“Filament”, “Inhomogenität”) (→Abbildung 4.15). Durch
Lokalisierung/Filamentierung werden wesentlich größere Stromdichten im Filament erreicht,
als dies bei dem 2D–HVPMOS für den gleichen eingeprägten Strom der Fall ist.
Für höhere Stromniveaus kommt es zu einer Ausdehnung des Filaments bis schließlich die gesamte Weite der Struktur (z–Richtung) aktiv ist. Darüber hinaus gesteigerte, eingeprägte Drain–
Source–Ströme führen, entsprechend der 2D–Simulationsergebnisse, zu einem wesentlich stärker ausgeprägten “Snap Back”. Für einen TLP–Puls mit Amplitude 1, 3A (Strom pro Kanalweite J = 65 mA
μ m ) werden mehr freie Ladungsträger pro Filamentweite (hier gleich Strukturweite) durch Avalanche–Generation erzeugt. Diese verursachen wiederum eine verstärkte Ansteuerung des Bipolar–Transistors. Die Haltespannung liegt nun bei rund −50V (→Abbildung
4.4. ERWEITERUNG AUF DREIDIMENSIONALE VORGÄNGE
99
a
-Z
GATE SOURCE
DRAIN
BULK
-X
Y
(a) Zeitpunkt a (nach 0,65ns)
b
GATE SOURCE
DRAIN
BULK
(b) Zeitpunkt b (nach 2ns)
c
DRAIN
GATE SOURCE
BULK
(c) Zeitpunkt c (nach 7ns)
Abbildung 4.15: Löcherstromdichte des 3D–HVPMOS für einen TLP mit Amplitude 18, 3mA
ohne Eigenerwärmung
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
100
0
0
TotalCurrent_Drain
InnerVoltage_Drain
c
-50
-0.5
Current (A)
Voltage (V)
b
a
-100
-1
0
1e-09
2e-09
3e-09
4e-09
2e-08
4e-08
6e-08
Time (s)
Abbildung 4.16: Transienter Spannungs– und Stromverlauf des 3D–HVPMOS für einen TLP
mit Amplitude 1, 3A
4.16). Der Stromfluss ist bei diesen Stromniveaus homogen verteilt im Bauelement (→Abbildung 4.17). Nach dem Triggern des Bipolar–Transistors reduziert sich das Feld am Übergang
p–Drift/n–Epi, die Feldspitze am Übergang p–Drift/p+ –Drain bleibt erhalten (→Abbildung
4.18). Es kommt zum “Base Push Out” und schließlich zum “Kirk–Effekt” (→Kapitel 2.8.2).
Die Untersuchungen zeigen, dass eine bestimmte kritische Generationsrate pro Volumeneinheit
erreicht werden muss, um den parasitären Bipolar–Transistor vorwärtszupolen. Die hierfür zu
erreichende Avalanche–Generation ist abhängig von Geometrie und Dotierungsprofilen in erster Linie des Bipolar–Transistors. Wird die kritische Generationsrate nicht erreicht, bleibt die
Stromverteilung im Bauelement homogen. Filamentiert die Struktur, so ist die Filamentgröße
(neben Geometrie und Dotierungsprofilen) abhängig vom eingeprägten Strom. Mit steigendem
eingeprägten Strom vergrößert sich das Filament, bis es schließlich die gesamte Strukturweite (Kanalweite) einnimmt. Eine weitere Erhöhung des eingeprägten Stromes steigert wieder
entsprechend der 2D–Ergebnisse (→Abbildung 4.2) die Ansteuerung des Bipolar–Transistors,
was zu einem verstärkten Zurückschnappen der Spannung führt.
4.4.2 Thermodynamische Simulation
Für gleiche eingeprägte Stromniveaus zeigt sich bis zum Zeitpunkt des Triggerns des parasitären Bipolar–Transistors ein qualitativ gleiches und quantitativ vergleichbares Verhalten. Der
“Snap Back” ist jedoch wesentlich stärker ausgeprägt und die Haltespannung für einen TLP–
Puls mit Amplitude 20mA liegt bei rund −58V . Der Grund hierfür liegt darin, dass im Vergleich
mit dem 2D–HVPMOS die mit steigender Temperatur reduzierte Avalanche–Generation nicht
mehr der bestimmende Faktor ist. Im Zentrum des Avalanche–Gebiets steigt die Temperatur
drastisch an, was eine Reduktion der Generationsrate im Zentrum verursacht. Die hohe Anzahl der freien Ladungsträger verursacht zusätzlich eine Abflachung des elektrischen Feldes,
4.4. ERWEITERUNG AUF DREIDIMENSIONALE VORGÄNGE
101
a
Z
BULK
SOURCE
GATE
DRAIN
X
Y
(a) Zeitpunkt a (nach 0,3ns)
b
BULK
SOURCE
GATE
DRAIN
(b) Zeitpunkt b (nach 1,33ns)
c
BULK
SOURCE
GATE
DRAIN
(c) Zeitpunkt c (nach 4ns)
Abbildung 4.17: Löcherstromdichte des 3D–HVPMOS für einen TLP mit Amplitude 1, 3A
ohne Eigenerwärmung
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
102
a
Z
SOURCE
BULK
GATE
DRAIN
X
I mpact I onization
1.0E +28
6.3E +26
4.0E +25
2.5E +24
1.6E +23
1.0E +22
Y
(a) Zeitpunkt a (nach 0,3ns)
b
BULK
SOURCE
GATE
DRAIN
(b) Zeitpunkt b (nach 1,33ns)
c
BULK
SOURCE
GATE
DRAIN
(c) Zeitpunkt c (nach 4ns)
Abbildung 4.18: Impact–Ionisation des 3D–HVPMOS für einen TLP mit Amplitude 1, 3A ohne
Eigenerwärmung
4.5. KONSTRUKTIONSREGELN, ANWENDUNG UND ERGEBNISSE
103
womit sich jedoch das Avalanche–Gebiet in den (noch) kälteren Nachbarbereich, in Richtung
der Kanalweite, verschiebt. Hier ist das elektrische Feld zwar geringfügig reduziert, die Anzahl
der freien Ladungsträger jedoch sehr hoch (in der Größenordnung der Grunddotierung). Das
Avalanche–Gebiet wandert und der Bipolar–Transistor muss folgen.
Damit wird die Impact Ionisationsrate nicht stark verringert. Zudem sind die Stromdichten
durch Lokalisierung hoch im Filament. Zusammengenommen sorgen die aufgeführten Punkte
dafür, dass es einen “Hot Spot” nahe des Drains gibt und sich ein Filament durchs Bauelement bewegt. Dieses Ergebnis ist zu erwarten, nach den Erkenntnissen aus der Parallelschaltung zweier HVPMOS. Das Springen zwischen den Strukturen wird hier zu einem Wandern in
Richtung der hohogenen z–Richtung.
Die Abläufe sind im Übrigen aus Untersuchungen andersartiger Filamente bekannt. Leider
fehlen geeignete Bilder zum HVPMOS, solche werden im folgenden Kapitel 5 gezeigt.
4.5 Konstruktionsregeln, Anwendung und Ergebnisse
Aus den Untersuchungen leiten sich die folgenden Konstruktionsregeln für ein robustes Device
ab:
1. Die Avalanche–Generation lässt sich durch einen geglätteten Profilverlauf in der Driftstrecke minimieren. Hier muss speziell der Übergang zwischen der nahezu homogen dotierten Driftstrecke und dem hochdotierten Drain–Anschluss genau betrachtet werden.
Der Bereich hohen elektrischen Feldes muss durch Einstellen des Profilverlaufs von der
Drain–Feldoxid–Kante hinweg unter das “dicke” Feldoxid geschoben werden. Hier kann
aufgrund der homogenen Geometrie und Dotierungsverläufen der Bereich hohen elektrischen Feldes flächig ausgedehnt und damit die Spitze abgeschwächt werden. Der Beginn
der Avalanche–Generation wird verzögert. Die DC–Eigenschaften des Bauelements sind
bis auf die teilweise leicht erhöhte Durchbruchspannung nahezu unverändert. Das Verhalten gegenüber Hot–Carrier–Stress ist verbessert.
2. Während die durch Avalanche generierten Majoritätsträger (Elektronen beim HVNMOS,
Löcher beim HVPMOS) direkt zum Drain–Kontakt abfließen, bewegen sich die Minoritätsträger (Löcher beim HVNMOS, Elektronen beim HVPMOS) durch die Driftstrecke
auf den Kanal zu (im aufgesteuerten Zustand des HVMOS unterstützt durch die Bedingung der Ladungsträgerneutralität). Nahe dem Kanalende biegen sie in den Body–
Bereich (P–Well beim HVNMOS, N–Well beim HVPMOS) unterhalb des Kanals ab.
Hier durchlaufen die Ladungsträger das Basisbahngebiet des parasitären Bipolar–Transistors. Der dabei verursachte Spannungsabfall polt den Transistor in Vorwärtsrichtung.
Hierdurch ergibt sich, dass das Basisbahngebiet möglichst hoch dotiert sein muss. Die
Grenze für die Dotierungserhöhung wird typischerweise dadurch gezogen, dass die Ausdiffusion des hochdotierten Bodies den Kanalbereich nicht erreichen soll. Sonst ist es
nicht möglich, eine Einsatzspannung zwischen 1, 2 und 1, 8V bei gleichzeitig niedrigem
“On–Widerstand” des Kanalbereichs sicherzustellen.
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
104
Ein häufig in seiner Wichtigkeit verkannter Bereich ist die Ausdiffusion der Bodies
zum Drain hin. Hier kann durch entsprechende Gestaltung des Profilverlaufs ein Aufstauen der abfließenden Löcher bei trotzdem niedrigen Bahnwiderstand in der Ausdiffusion erreicht werden. Es kommt dynamisch nach einer ersten Ansteuerung des parasitären Bipolar–Transistors (→Abbildung 4.19.b, bei Punkt a) zum Base–Push–Out
(→Abbildung 4.19.b, zwischen Punkt a und b), wodurch der Triggerpunkt hin zu einer höheren Drain–Source–Spannung und einem größeren Drain–Source–Strom verschoben wird. Durch Einflussnahme ausschließlich auf das dynamische Verhalten des
Bipolar–Transistors kann bei nahezu unveränderter DC–Charakteristik die Robustheit
des neuen Konzepts im Vergleich zur konventionellen Referenz stark verbessert werden
(→Abbildung 4.20) (→Abbildung 4.21).
3. Eine Erhöhung des Sättigungsstroms unter Beibehaltung der Durchbruchspannung ermöglicht im Allgemeinen die proportionale Verschiebung des sich für den Triggerpunkt
des parasitären Bipolar–Transistors ergebenden Drain–Source–Stroms. Der Sättigungsstrom ist abhängig von der Ausgestaltung des Kanalgebiets, dem Übergangsbereich zwischen Kanal und Driftstrecke und hauptsächlich der Driftstrecke selbst. Eine neuartige Konstruktion der Driftstrecke ermöglicht die drastische Erhöhung des Sättigungsstroms um mehr als 40%, bei gleichzeitig stark reduziertem “On–Widerstand” um rund
30% und identisch zur Referenzstruktur eingestellter Durchbruchspannung. Der Triggerpunkt des parasitären Bipolar–Transistors verschiebt sich hin zu höheren Drain–Source–
Spannungen (→Tabelle 4.1). Bei unveränderten Dotierungsprofilen und Geometrie erhöht sich die Durchbruchspannung der optimierten Struktur um einige Volt Im Vergleich
zur Referenz.
Der drastische Leistungs–Gewinn lässt sich bei nur leicht erhöhten Technologiekosten
(kleiner 10%) erzielen. Es wird die “Feldplattenwirkung” eines auf das Feldoxid gezogenen Polysilizium–Gates optimiert, wobei eine entsprechende Vorgehensweise auch für
Trench–Prozesse denkbar ist (→Abbildung 4.22). Im Sperrzustand erhöht sich die Wirksamkeit der Feldplatte durch räumliche Annäherung. Es wird effektiver ausgeräumt, die
Sperrfähigkeit nimmt zu. Entsprechend der maximal zulässigen Oxidfeldstärken wird die
Dicke des Feldoxids angepasst. Es ergibt sich ein keilförmiger Verlauf der oberen Oxidkante vom Gate–Bereich hin zum Drain–Bereich. Im leitenden Zustand findet unterhalb
des Feldoxids eine Akkumulation von Ladungsträgern der leitenden Spezies statt. Die
Modulation der Leitfähigkeit sorgt nicht nur für einen reduzierten “ON–Widerstand”,
sondern auch für einen erhöhten Sättigungsstrom (jeweils im Bereich 10%). Berücksichtigt man nun die erhöhte Durchbruchspannung, so führt eine möglich Anpassung der
Dotierung der Driftstrecke zu rund 25% erhöhtem Sättigungsstrom (bei rund 25% reduziertem RON und um 9V erhöhter Drain–Source–Spannung im Triggerpunkt des parasitären Bipolar–Transistors) bei identisch zur Ausgangsstruktur eingestellter Durchbruchspannung. Eine Optimierung des Prozessablaufs zeigt weiteres Verbesserungspotential
(→Abbildung 4.23) (→Abbildung 4.24). Der Sättigungsstrom erhöht sich um über 40%
bei um 12V erhöhter Drain–Source–Spannung im Triggerpunkt des parasitären Bipolar–
Transistors (RON 30% reduziert). Bei der optimierten Variante ist die für FOX-Prozesse
4.5. KONSTRUKTIONSREGELN, ANWENDUNG UND ERGEBNISSE
I(DS) / A
I(DS) / A
105
b
a
V(DS) / V
(a) typischer SOA–Verlauf
V(DS) / V
(b) SOA–Verlauf neues Konzept
Abbildung 4.19: Schematische Ausgangskennlinie eines HVMOS
Implantationsdosis
Einsatzspannung
ON–Widerstand
Sättigungsstrom
Triggerspannung
Durchbruchspannung
VDS = 0, 1V , VGS = 5V
VDS = 6V , VGS = 5V
parasitärer Bip.
2, 0 · 1012 cm−3
1, 496V
79, 9mΩ
206μ A
47, 7V
81, 4V
2, 7 · 1012 cm−3
1, 496V
60, 7mΩ
276μ A
56, 8V
80, 8V
2, 9 · 1012 cm−3
1, 496V
50, 6mΩ
335μ A
59, 6V
79, 0V
Driftstrecke
Tabelle 4.1: Optimierung der Driftstrecke am Beispiel LDMOS
typische Feldspitze am Vogelschnabel nahe dem Gate stark reduziert. In Verbindung mit
der Anwendung des Kompensationsprinzips, wie hier dargestellt, kann das elektrische
Feld flächig verteilt werden ohne Bereiche der Felderhöhung aufzuweisen. Zusätzlich
ist der Strompfad verkürzt. Stark optimierte laterale Hochvoltbauelemente (HVMOS,
Bipolar) und Leistungsschalter sind bei gering gestiegenen Technologiekosten möglich.
Für ein Produkt ergibt sich die notwendige Devicefläche primär aus den Anforderungen an den
“On–Widerstand”, den Sättigungsstrom und eine maximal zulässige Eigenerwärmung. Sollte
nun trotz aller die Robustheit fördernder Maßnahmen dieselbe nicht ausreichend sein, muss
entweder das Nutzbauelement vergrößert werden oder es kommt eine parallele Schutzstruktur
zum Einsatz. Diese erhöht die Robustheit gegenüber Überlastpulsen.
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
-3
I(Drain) (Amps/um) *10
0.40
0.60
0.80
1.00
106
V(GS)=9V
0.20
V(GS)=7V
V(GS)=5V
0.00
V(GS)=3V
10.0
20.0
30.0
40.0
50.0
V(Drain) (Volts)
60.0
70.0
80.0
(a) neues Konzept – Simulation
6
5
I(DS) / A
4
3
2
1
0
0
10
20
30
40
V(DS) / V
50
60
70
(b) neues Konzept – Messung
6
5
I(DS) / A
4
3
2
1
0
0
10
20
30
40
V(DS) / V
50
60
70
(c) altes Konzept – Messung
* Die Kennlinien sind nicht auf die Fläche oder Zellenzahl normiert (Simulation 1 Kanal mit
Weite 1µm, Messung 30 Kanäle mit Weite 140µm), die Avalanche–Generation wird beim vorliegenden Prozess qualitativ richtig beschrieben, quantitativ ist eine leichte Abweichung zu
sehen.
# Die zu vergleichenden Triggerpunkte des parasitären Bipolar–Transistors für VGS = 10V sind
rot gestrichelt eingezeichnet. Die Fläche des alten Konzepts ist um rund 30% größer.
Abbildung 4.20: Ausgangskennlinie am Beispiel LDMOS
4.5. KONSTRUKTIONSREGELN, ANWENDUNG UND ERGEBNISSE
SOURCE
GATE
107
DRAIN
(a) V(GS)=9V, V(DS)=35V
GATE
SOURCE
DRAIN
DRAIN
(c) V(GS)=9V, V(DS)=52V
-10
10
log(Holes) (cm-3)
12
14
-5
0
5
10
log(Net_Doping) (cm-3)
16
15
18
(b) V(GS)=9V, V(DS)=43V
GATE
Silicon
-15
8
SOURCE
2.80
3.00
3.20
3.40
3.60
X (microns)
3.80
4.00
(d) V(GS)=9V, V(DS)=35/43/52V
* Graph zeigt einen Schnitt durch den Kanalbereich nahe der Oberfläche.
Abbildung 4.21: Entwicklung der Löcherdichten am Beispiel LDMOS
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
108
10%
10%
80%
ISAT erhöht
(a) Ausgangsstruktur
(b) Verbesserte Struktur
Anteil ISAT
Abbildung 4.22: Neuartige Driftstrecke am Beispiel LDMOS
ISAT erhöht
(a) Verbesserte Struktur
ISAT optimiert
(b) Optimierte Struktur
Abbildung 4.23: Neuartige optimierte Driftstrecke am Beispiel LDMOS
4.5. KONSTRUKTIONSREGELN, ANWENDUNG UND ERGEBNISSE
109
Argon Implantation
nresurf
nresurf
DMOS–Body
n–Epitaxie
n–Buried Layer
p–Substrat
(a) Damage–Implantation
nresurf
nresurf
DMOS–Body
n–Epitaxie
n–Buried Layer
p–Substrat
(b) Öffnen des Ätzfensters
nresurf
nresurf
DMOS–Body
n–Epitaxie
n–Buried Layer
p–Substrat
(c) Ätzen des Feldoxids
nresurf
nresurf
nresurf
nresurf
DMOS–Body
sbody
mbody
n–Epitaxie
n–Buried Layer
p–Substrat
(d) Finale Siliziumstruktur
Abbildung 4.24: Prozessablauf zur neuartigen optimierten Driftstrecke am Beispiel LDMOS
110
KAPITEL 4. HOCHVOLT–MOSFET (HVMOS)
Kapitel 5
Schutzstrukturen
Bei kleinen Nutzstrukturen (z. B. bis einige 100μ m Kanalweite) oder Nutzstrukturen mittlerer Größe (z. B. bis einige 1000μ m Kanalweite) oder auch Schaltungen aus denselben, muss
typisch eine zusätzliche Schutzstruktur oder –schaltung eingesetzt werden, um die geforderte
Robustheit der Gesamtschaltung sicherzustellen. Eine am Nutzbauelement hochohmig ausgeführte Gate–/Source–Verbindung (z. B. einige 1kΩ bis 10kΩ) verbessert die ESD– und ISO–
Leistungsfähigkeit (→Kapitel 2.2), aufgrund der kapazitiven Aufsteuerungsmöglichkeit des
Gates (→Kapitel 4.5). Die Nutzstruktur oder Nutzstrukturen zu vergrößern kommt hier im Allgemeinen nicht in Frage, da der zusätzliche Siliziumaufwand nicht akzeptabel ist. Der Einsatz
einer Schutzstruktur ist die kosteneffiziente Lösung. Die Schutzstruktur muss die Spannung
zuverlässig unterhalb der höchstzulässigen Betriebsspannung des zu schützenden Bauelements
bzw. der zu schützenden Schaltung klemmen. Dies muss über den gesamten Arbeitsbereich
sichergestellt sein. Die dabei umzuwandelnde Energie heizt das Silizium auf. Nur für einen Arbeitsbereich der Schutzstruktur oberhalb der Versorgungsspannung (typisch 5V , 12V oder 24V ,
ohne zusätzliche Strombegrenzung) bzw. der “Load Dump”–Spannung (typisch 40V ) kann das
Silizium die thermische Energie ohne Zerstörung desselben aufnehmen. Der “Load Dump”–
Fall stellt sich ein, wenn bei laufendem Generator die Verbindung zum Akku abfällt (→Kapitel
2.2.3). Die Bordnetzspannung steigt dann, bis sie die Klemmspannung des Generators erreicht. Die Schutzstruktur soll eine Durchbruchspannung knapp oberhalb der Versorgungs–
bzw. “Load Dump”–Spannung und eine mit steigendem Strom konstanter Spannung im Durchbruch aufweisen. Das Schutzbauelement muss in der Lage sein, die entsprechende Energie
mehrfach aufzunehmen, ohne zu degradieren oder zerstört zu werden.
Diese Anforderungen sind nicht einfach zu erfüllen. Bewährt haben sich Diodenstrukturen und
Bipolarstrukturen. Auf BCDMOS–Technologien ist die Diodenstruktur, deren Spannungsabfall im Durchbruch mit steigendem Strom ansteigt, häufig ein als Diode betriebener Bipolar–
Transistor. Bipolarstrukturen, die typisch auf BCDMOS–Technologien nach dem Durchbruch
mit steigendem Strom einen Spannungsrückgang (“Snap Back”) aufweisen, sind Thyristorstrukturen (→Anhang B). Ein Ansteigen der Spannung im Durchbruch mit steigendem Strom,
wie es für Diodenstrukturen beobachtet werden kann, erzwingt es, einen entsprechenden Abstand der Durchbruchspannungen von Schutz– und Nutzstruktur einzuhalten. Dies verringert
den möglichen Betriebsbereich oder macht es erforderlich, Nutzbauelemente mit erweiterten
111
112
KAPITEL 5. SCHUTZSTRUKTUREN
Grenzdaten einzusetzen. Die Leistungsfähigkeit der Gesamtschaltung ist reduziert, die Kosten
steigen. Bei Bipolarstrukturen hilft die sich nach dem Durchbruch einstellende Haltespannung,
die Verluste und damit die notwendige Siliziumfläche zu minimieren. Problematisch ist der
Fehlerfall eines ESD– oder ISO–Ereignisses unter “Load Dump”–Bedingung, speziell wenn
die Funktion der Schaltung weiterhin sichergestellt sein muss. Hier zeigt ein neues Konzept,
dass durch geschickte Einflussnahme auf das dynamische Verhalten eines Bipolar–Transistors
die Durchbruch– und Haltespannung begrenzt unabhängig voneinander eingestellt werden können. Verhalten und Flächenbedarf wird optimiert.
ESD–Pulse sind Einzelereignisse, die bei Raumtemperatur spezifiziert sind und über Lebensdauer typisch einige hundert bis einige tausend Mal auftreten.
5.1 Schutzstruktur “ESD45V”
In diesem Kapitel wird exemplarisch eine Schutzstruktur vorgestellt, die dargestellten Effekte,
die Ursachen und Auswirkungen sind jedoch auf diverse andere Schutzbauelemente, aber auch
einige Nutzbauelemente übertragbar (→Kapitel 4).
Die “ESD45V” ist eine Kombination aus einem vertikalen npn–Transistor und einem lateralen
pnp–Transistor. Die Basis des vertikalen Bipolar–Transistors ist zugleich der Kollektor des
lateralen Transistors (→Abbildung 5.1) und der Kollektor des vertikalen npn ist auch die Basis
des lateralen pnp.
In der betrachteten Struktur sind der n+ –Emitter und die p–Basis des npn–Transistors mit einem Kontakt kurzgeschlossen. Der Anschluss wird als Anode bezeichnet. Mit der Kathode
werden die beiden Gebiete n–Sinker, Kollektor des npn–Transistors, und p+ , Emitter des lateralen pnp, kurzgeschlossen. Im Allgemeinen wird das Bauelement in Rückwärtsrichtung als
Schutzstruktur betrieben.
Allgemein weisen ESD–Schutzbauelemente für Bipolar– oder MOS–Technologien bipolares
Verhalten auf, so auch die “ESD45V” (→Kapitel 1).
Die Simulationen unter Berücksichtigung dreidimensionaler Effekte zeigen wandernde und
springende Filamente. Bevor der Einsatz der “ESD45V” als Schutzbauelement untersucht wird,
ist es zwingend erforderlich die Robustheit und Zuverlässigkeit der Struktur selbst genauer zu
betrachten. Hierzu wird im Folgenden das Verhalten unter Beaufschlagung mit TLPs unterschiedlicher Amplituden untersucht (→Kapitel 2.2). Weitere Informationen gewinnt man aus
den Simulationen und Messungen ohne den lateralen pnp–Transistor bei ansonsten gleichbleibender Struktur. Dies ist möglich, indem der Kurzschluss zwischen n–Sinker und p+ an der
Kathode entfernt wird und statt dessen ausschließlich der n–Sinker kontaktiert wird.
N+
ANODE
P+
N+
N-EPI
N-SINKER
P-WELL
P-WELL
P+
DopingConcentration
2.7E+20
5.1. SCHUTZSTRUKTUR “ESD45V”
Abbildung 5.1: Querschnitt und vereinfachte Ersatzschaltung “ESD45V”
KATHODE
1.0E+17
NBL
3.7E+13
-1.8E+13
-4.8E+16
-1.3E+20
113
KAPITEL 5. SCHUTZSTRUKTUREN
114
5.2 “ESD45V”, streifenförmige Anode
5.2.1 Einzelbauelementsimulation 2D
Die Weite der Struktur (in z–Richtung) liegt in der Simulation bei 1μ m. Eigenerwärmung wird
zunächst vernachlässigt, um dann die Ergebnisse denen mit Eigenerwärmung gegenüberzustellen.
Das Bauelement wird mit einem TLP–Puls mit einer Amplitude von 10mA (Strom pro Bauelementweite J = 10 mA
μ m ) und einer steigenden Flanke während 5ns beaufschlagt (→Abbildung
5.2). Dadurch verarmt das Gebiet zwischen p–Basis und n–Epi des npn–Transistors. Das
Bauelement sperrt bis das elektrische Feld an diesem Übergang die kritische Feldstärke von
V
erreicht. Es kommt zur Avalanche–Generation, die Löcher fließen zur Anode
E = 3 · 105 cm
und die Elektronen zur Kathode (→Abbildung 5.3).
Der Löcherstrom zum Anodenkontakt verursacht einen Spannungsabfall in der p–Basis des
vertikalen npn–Transistors. Dadurch wird die zugehörige Basis–Emitter–Diode vorwärtsgepolt
und der Transistor triggert. Nach 1, 7ns schnappt die Spannung von rund −57V auf rund −26V
zurück (→Abbildung 5.2).
Eine weitere Erhöhung des eingeprägten Stroms erzwingt einen Spannungsanstieg nach Erreichen der Haltespannung, da sich in der Basis für hohe eingeprägte Stromniveaus die Majoritätsträgerladung erhöht aufgrund der Injektion von Minoritätsträger vom Emitter in die Basis.
Dieser Vorgang erhält die Ladungsneutralität der Basis. Zusätzlich kommt es zur Rückinjektion
von Minoritätsträgern in den Emitter, was jedoch hier zunächst aufgrund der um Größenordnungen höheren Emitterdotierung vernachlässigbar ist (Zunahme der Majoritätsträgerladung
ist vernachlässigbar).
Für die Emittereffizienz γE gilt
γE =
Dn QE0
D p QB0
(5.1)
QE0 und QB0 sind die Majoritätsträgerladungen pro Flächeneinheit im Gleichgewicht aufgrund
ionisierter Störstellen in Emitter und Basis. Dn und D p sind die gemittelten Diffusionskonstanten
für Elektronen und Löcher.
Für hohe Stromniveaus steigt die Majoritätsträgerladung in der Basis um ΔQB und es ergibt
sich für die Emittereffizienz
γE =
Dn QE0
D p (QB0 + ΔQB)
(5.2)
Die Emittereffizienz verringert sich für hohe eingeprägte Stromniveaus. Die Stromverstärkung
des Transistors wird begrenzt.
Der Großteil des Stromes wird durch den vertikalen npn und das mit dem Bipolar–Transistor in
Schleifenverstärkung “arbeitende” Avalanche–Gebiet getragen. Der Elektronenstrom fließt von
5.2. “ESD45V”, STREIFENFÖRMIGE ANODE
0
115
Voltage_without_self_heating
MaxTemperature
Voltage_with_self_heating
-20
d
c
500
Temperature (K)
d1
c1
Voltage (V)
b, b1
-40
400
a, a1
-60
300
0
5e-09
5e-08
1e-07
Time (s)
Abbildung 5.2: Transienter Spannungs– und Temperaturverlauf der 2D–“ESD45V” für einen
TLP mit Amplitude 10mA
der Anode vertikal zum Buried Layer und wird an der Kathode durch den Sinker an die Oberfläche geleitet. Dabei kommt es durch den Schichtwiderstand von Buried Layer und Sinker zum
Spannungsabfall zwischen Kathode und n–Epi an der Stelle zum Buried Layer. Dadurch wird
schließlich nach 6ns der laterale pnp–Transistor vorwärtsgepolt (→Abbildung 5.4). Ein zweiter kleinerer Spannungsrückgang wird in der Kennlinie sichtbar (→Abbildung 5.2 — Punkt c
bzw. c1 ).
Bis zu diesem Punkt sind die inneren Vorgänge im Bauelement mit und ohne Berücksichtigung
des Temperaturverhaltens qualitativ und quantitativ nahezu identisch. Bei einer Simulation mit
konstanter Gittertemperatur (T = 300K) schnappt die Spannung aufgrund des Triggerns des
lateralen Bipolar–Transistors von rund −28V auf etwa −23V zurück. Bei Berücksichtigung
des Temperaturverhaltens ergibt sich eine höhere Haltespannung von rund −26, 5V , aufgrund
der mit steigender Temperatur reduzierten Avalanche–Generation (→Abbildung 5.5).
Die Haltespannung reagiert jedoch nicht nur empfindlich auf unterschiedliche Temperaturentwicklungen (Eigenerwärmung bei unterschiedlichen Strukturgrößen, Aufheizung durch benachbarte Bauelemente), sondern ist auch von Position und Dicke des Feldoxids (Prozessstreuung, Missalignment) abhängig. Das Feldoxid verändert geringfügig den Verlauf des elektrischen Feldes am Übergang n–Epi/p–Gebiet. Dadurch verändert sich allerdings die Avalanche–
Generation und die generierten Elektronen erhöhen die Majoritätsträgerladung der n–Epi Basis
des lateralen pnp–Transistors. Dies wiederum reduziert die Stromverstärkung und erhöht damit
die Haltespannung (Haltespannung ohne Feldoxid rund 19V ).
Zum Durchbruch kommt es in Abhängigkeit der eingeprägten Stromdichten und des zeitlichen
Verhaltens eines Pulses auf zwei verschiedene Arten:
1. Durch Avalanche–Generation wird der vertikale Bipolar–Transistor angesteuert, Avalanche
KAPITEL 5. SCHUTZSTRUKTUREN
116
a
KATHODE
ANODE
ImpactIonization
1.0E+27
1.0E+26
1.0E+25
1.0E+24
1.0E+23
1.0E+22
(a) Zeitpunkt a (nach 1.7ns)
b
KATHODE
ANODE
(b) Zeitpunkt b (nach 3.3ns)
c
KATHODE
ANODE
(c) Zeitpunkt c (nach 10ns)
d
KATHODE
ANODE
(d) Zeitpunkt d (nach 92ns)
Abbildung 5.3: Impact–Ionisation der 2D–“ESD45V” mit pnp für einen TLP mit Amplitude
10mA
5.2. “ESD45V”, STREIFENFÖRMIGE ANODE
117
a
KATHODE
ANODE
eCurrentDensity
1.0E+05
1.0E+04
1.0E+03
1.0E+02
1.0E+01
1.0E+00
(a) Zeitpunkt a (nach 1.7ns)
b
KATHODE
ANODE
(b) Zeitpunkt b (nach 3.3ns)
c
KATHODE
ANODE
(c) Zeitpunkt c (nach 10ns)
d
KATHODE
ANODE
(d) Zeitpunkt d (nach 92ns)
Abbildung 5.4: Elektronenstromdichte der 2D–“ESD45V” mit pnp für einen TLP mit Amplitude 10mA
KAPITEL 5. SCHUTZSTRUKTUREN
118
a
KATHODE
ANODE
ImpactIonization
1.0E+27
1.0E+26
1.0E+25
1.0E+24
1.0E+23
1.0E+22
(a) Zeitpunkt a (nach 1.7ns)
b
KATHODE
ANODE
(b) Zeitpunkt b (nach 3.3ns)
c
KATHODE
ANODE
(c) Zeitpunkt c (nach 10ns)
d
KATHODE
ANODE
(d) Zeitpunkt d (nach 92ns)
Abbildung 5.5: Impact–Ionisation der 2D–“ESD45V” mit pnp für einen TLP mit Amplitude
10mA unter Berücksichtigung des Temperatureinflusses
5.2. “ESD45V”, STREIFENFÖRMIGE ANODE
119
und Transistor gehen in Schleifenverstärkung.
2. Der Bipolar–Transistor wird kapazitiv getriggert und löst sofort Avalanche aus, wiederum
gehen sie in Schleifenverstärkung.
In der Messung nicht auseinanderzuhalten, ermöglicht es die Simulation Ursache und Wirkung
zeitlich gut aufgelöst darzustellen.
5.2.2 Erweiterung auf dreidimensionale Vorgänge
Es werden die bis jetzt unberücksichtigten Effekte, die aus der dritten Dimension resultieren,
mit einbezogen. Damit erhält man eine sehr komplexe Beschreibung des Bauelementverhaltens, für die Interpretation sind die Kenntnisse aus den vereinfachten Modellen (1D und 2D)
unverzichtlich, um Effekte, Ursachen und Auswirkungen eindeutig zuzuordnen.
Speziell das Zurückschnappen der Spannung, der “Snap—Back” verhält sich in einer dreidimensionalen Simulation unter Berücksichtigung des Temperaturverhaltens quantitativ stark
unterschiedlich zu vorangegangenen Ergebnissen.
Die Weite der Struktur (in z–Richtung) liegt bei 20μ m (→Abbildung 5.6). Ein negativer TLP–
Puls mit einer Amplitude von 35mA (Strom pro Bauelementweite J = 1, 75 mA
μ m ) mit einer steigenden Flanke während 5ns wird auf den Anoden–Anschluss gegeben, wobei die Kathode
geerdet ist (ϕ = 0V ). Dadurch verarmt das Gebiet zwischen p–Basis und n–Epi des npn–
Transistors. Das Bauelement sperrt bis das elektrische Feld an diesem Übergang die kritische
V
erreicht. Es kommt zur Avalanche–Generation, die Löcher fließen
Feldstärke von E = 3 · 105 cm
zur Anode und die Elektronen zur Kathode.
Für niedrige eingeprägte Stromdichten kommt es punktuell zur Avalanche–Generation. Das
Bauelement ist in z–Richtung homogen aufgebaut, weshalb der Avalanche–Punkt bzw. die
Avalanche–Punkte “zufällig” durch den Simulator ausgewählt werden (in Abhängigkeit in welcher Reihenfolge für welche Gitterpunkte der Struktur die beschreibenden Gleichungen gelöst werden). Praktisch ist das Bauelement niemals ideal homogen, damit sind die Stellen für
Avalanche–Generation vorgegeben.
Durch Avalanche–Generation wird der vertikale Bipolar–Transistor angesteuert und es kommt
zum “Snap Back” von etwa −57V auf eine Haltespannung von rund −34V (→Abbildung 5.7).
Der Avalanche und der Bipolar–Transistor gehen in Schleifenverstärkung.
Die am Übergang p–Basis/n–Epi vorherrschenden hohen Stromdichten bei gleichzeitig hohen
elektrischen Feldstärken verursachen dort eine starke Temperaturerhöhung. Der Bereich der
größten Avalanche–Generation bewegt sich weg vom “Hot Spot” (→Abbildung 5.9) (→Kapitel
4.4.2) und der Bipolar–Transistor muss folgen (→Abbildung 5.11).
Das gebildete Filament (Stromlokalisierung) wandert durch die Struktur entlang der z–Achse
(→Abbildung 5.6). Unter den entsprechend niedrigen Stromniveaus kann der laterale Bipolar–
Transistor nicht aktiv werden (→Kapitel 5.2.1).
Für höhere Stromniveaus entsprechend einem TLP–Puls mit einer Amplitude von 200mA (Strom
pro Bauelementweite J = 10 mA
µm ) wird der laterale pnp–Transistor aktiv (→Abbildung 5.13).
120
Z
N+
N-SINKER
ANODE
X
P+
N-EPI
P-WELL
NBL
P-WELL
N+
P+
DopingConcentration
2.7E+20
1.0E+17
3.7E+13
Y
-1.8E+13
-4.8E+16
-1.3E+20
KAPITEL 5. SCHUTZSTRUKTUREN
Abbildung 5.6: 3D–“ESD45V”
FOX
KATHODE
5.2. “ESD45V”, STREIFENFÖRMIGE ANODE
121
0
InnerVoltage_Anode
450
MaxTemperature
Voltage (V)
400
c
b
a
-40
f
e
d
a
Temperature (K)
-20
350
-60
300
0
5e-09
1e-08
5e-08
1e-07
Time (s)
Abbildung 5.7: Transienter Spannungs– und Temperaturverlauf der 3D–“ESD45V” für einen
TLP mit Amplitude 35mA
Dieser verursacht eine starke Homogenisierung des Stromflusses im Device bezüglich der z–
Richtung.
Für diese hohen eingeprägten Stromdichten kommt es zur in z–Richtung ausgedehnten Avalanche–
Generation. Der vertikale Bipolar–Transistor wird wiederum angesteuert und es kommt zum
“Snap Back” von etwa −57V auf eine Haltespannung von rund −36V (→Abbildung 5.14). Der
Avalanche und der Bipolar–Transistor gehen in Schleifenverstärkung.
Nach rund 6ns verursacht der laterale pnp–Transistor einen kleinen weiteren “Snap Back” der
inzwischen auf rund −38V angestiegenen Spannung auf rund −36V .
Ohne wirksamen lateralen pnp–Transistor bildet sich ein “Hot Spot” am Übergang zwischen p–
Basis und n–Epi aufgrund des aus der Schleifenverstärkung zwischen vertikalem npn–Transistor
und Avalanche resultierendem Stromflusses durch das hohe elektrische Feld am pn–Übergang
(→Abbildung 5.18). Sobald jedoch der laterale pnp–Transistor nennenswert zum Stromfluss
beiträgt bildet sich ein zweiter “Hot Spot” am lateralen Übergang. Mit fortschreitender Pulsdauer wachsen diese beiden “Hot Spots” zusammen (→Abbildung 5.16).
Der Vergleich der beiden Realisierungen ohne und mit lateralem pnp–Transistor zeigt, dass
bis zu mittleren Stromdichten (Strom pro Bauelementweite bis
150µA
20µm )
die Verluste pro Fläche
gleich bleiben und somit die Struktur ohne den lateralen pnp–Transistor die flächensparende
und somit kostengünstigere Lösung darstellt.
Für erhöhte Stromdichten (Strom pro Bauelementweite von
150µA
20µm
bis
500µA
20µm )
bleibt der Strom-
fluss homogener als ohne pnp–Transistor. Damit ist eine gleichmäßige Verlustleistungsverteilung über das gesamte Bauelement sichergestellt. Des weiteren können durch das herabgesetzte
Spannungsniveau nach aktiv werden des lateralen pnp–Transistors die Verluste reduziert werden.
Für große Stromdichten (Strom pro Bauelementweite größer
500µA
20µm ) geraten
die beiden Bipolar–
KAPITEL 5. SCHUTZSTRUKTUREN
122
Z
a
ImpactIonization
1.0E+27
1.0E+26
1.0E+25
1.0E+24
1.0E+23
1.0E+22
(a) Zeitpunkt a (nach 2.8ns)
b
(b) Zeitpunkt b (nach 7.3ns)
c
(c) Zeitpunkt c (nach 15ns)
d
(d) Zeitpunkt d (nach 42ns)
Abbildung 5.8: Impact–Ionisation der 3D–“ESD45V” für einen TLP mit Amplitude 35mA unter Berücksichtigung des Temperatureinflusses — Teil 1
X
5.2. “ESD45V”, STREIFENFÖRMIGE ANODE
123
e
(a) Zeitpunkt e (nach 54ns)
f
(b) Zeitpunkt f (nach 72ns)
Abbildung 5.9: Impact–Ionisation der 3D–“ESD45V” für einen TLP mit Amplitude 35mA unter Berücksichtigung des Temperatureinflusses — Teil 2
KAPITEL 5. SCHUTZSTRUKTUREN
124
a
Z
ANODE
X
KATHODE
eCurrentDensity
1.0E+05
1.0E+04
1.0E+03
1.0E+02
1.0E+01
1.0E+00
Y
(a) Zeitpunkt a (nach 2.8ns)
b
ANODE
KATHODE
(b) Zeitpunkt b (nach 7.3ns)
c
ANODE
KATHODE
(c) Zeitpunkt c (nach 15ns)
Abbildung 5.10: Elektronenstromdichte der 3D–“ESD45V” für einen TLP mit Amplitude
35mA unter Berücksichtigung des Temperatureinflusses — Teil 1
5.2. “ESD45V”, STREIFENFÖRMIGE ANODE
125
d
ANODE
KATHODE
(a) Zeitpunkt d (nach 42ns)
e
ANODE
KATHODE
(b) Zeitpunkt e (nach 54ns)
f
ANODE
KATHODE
(c) Zeitpunkt f (nach 72ns)
Abbildung 5.11: Elektronenstromdichte der 3D–“ESD45V” für einen TLP mit Amplitude
35mA unter Berücksichtigung des Temperatureinflusses — Teil 2
126
KAPITEL 5. SCHUTZSTRUKTUREN
Transistoren in Schleifenverstärkung und wirken damit als Thyristor. Mit den entsprechenden
Bahnwiderständen stellt sich eine Haltespannung von rund 6V ein. Der entsprechende Effekt
kann auch für längere Pulse beobachtet werden, da mit steigender Temperatur die Verstärkung
der Bipolar–Transistors zunimmt. Damit ist dieses Device unter diesen Bedingungen nicht
mehr für Anwendungen in 12/24/42V–Umgebung geeignet (→Abbildung 5.19) (→Abbildung
5.20). Ein Zurückschnappen unter die Versorgungsspannung führt unweigerlich zur Zerstörung
des Bauelements.
5.3 “ESD45V”, schachbrettartige Anode
Im ersten Teil wurde eine Schutzstruktur vorgestellt, die es ermöglicht, im Überstrom– oder
Überspannungsfall die Verlustleistung zu minimieren. Hierzu muss eine möglichst geringe erlaubte Haltespannung für die Schutzstruktur eingestellt werden. Im folgenden Teil wird eine
neue Variante vorgestellt, die der Bedingung Rechnung trägt, dass unter Schutzbedingungen
der Betrieb der Restschaltung sichergestellt sein muss. Um die Haltespannungserhöhung zu
erreichen ist es sinnvoll, die Emittereffizienz dynamisch zu variieren. In der Hochleistungselektronik werden zu diesem Zweck Emitterkurzschlüsse eingeführt. In der vorliegenden Arbeit wurde dies erfolgreich eingeführt und patentrechtlich geschützt. Die Struktur muss auf der
verwendeten Smart–Power–Technologie realisierbar sein, d.h. die Dotierungsprofile sind fest
vorgegeben, es kann nur über ein entsprechendes Layout das gewünschte Verhalten eingestellt
bzw. modifiziert werden .
Die unter vereinfachten Bedingungen (zweidimensionale Simulation, Modifikation der Dotierprofile zulässig) durchgeführten Untersuchungen ergaben, dass durch Einstellen des Emitterwirkungsgrads des vertikalen npn–Transistors das gewünschte Verhalten sichergestellt werden
kann. Bei unveränderter Durchbruchspannung kann die Haltespannung um rund 20 Volt erhöht
werden.
Aus diesem Ansatz, der Modifikation des Emitterwirkungsgrads entstand eine neue Struktur
mit einer schachbrettmusterartigen Anode (→Abbildung 5.21).
Haltespannung und Durchbruchspannung können nicht beliebig unabhängig voneinander eingestellt werden. Hierzu böte sich eine zweite Realisierungsmöglichkeit an, wo nicht nur die
Größe der n+–, p+–Gebiete variiert wird, sondern auch der Abstand zwischen denselben
(→Abbildung 5.22). Für das vorliegende Problem wurde diese Möglichkeit jedoch nicht genauer untersucht (nur die prinzipielle Funktion wurde überprüft), da sich mit der ersten Version
auf der aktuellen Technologie die gewünschte Haltespannung (rund 60 Volt) bei akzeptabler
Durchbruchspannung (rund 75 Volt) einstellen ließ.
5.3.1 Einzelbauelementsimulation 3D
Analog zur Simulation der Standard–“ESD45V” ohne “Stöpselung” der Anode wird als Stimulus ein negativer TLP–Puls mit einer Amplitude von 200mA und einer steigenden Flanke während 5ns vorgegeben (→Kapitel 5.2.2). Die Formierung der Raumladungszone und Avalanche–
5.3. “ESD45V”, SCHACHBRETTARTIGE ANODE
127
a
Z
KATHODE
ANODE
X
eCurrentDensity
1.0E+05
1.0E+04
1.0E+03
1.0E+02
1.0E+01
1.0E+00
Y
(a) Zeitpunkt a (nach 2.1ns)
b
KATHODE
ANODE
(b) Zeitpunkt b (nach 5ns)
c
KATHODE
ANODE
(c) Zeitpunkt c (nach 13ns)
Abbildung 5.12: Elektronenstromdichte der 3D–“ESD45V” für einen TLP mit Amplitude
200mA unter Berücksichtigung des Temperatureinflusses — Teil 1
KAPITEL 5. SCHUTZSTRUKTUREN
128
d
KATHODE
ANODE
(a) Zeitpunkt d (nach 66ns)
e
KATHODE
ANODE
(b) Zeitpunkt e (nach 87ns)
Abbildung 5.13: Elektronenstromdichte der 3D–“ESD45V” für einen TLP mit Amplitude
200mA unter Berücksichtigung des Temperatureinflusses — Teil 2
5.4. MESSUNGEN AN DEN “ESD45V” AUF BCD–TECHNOLOGIE
0
129
MaxTemperature_without_p-n-p action
MaxTemperature_with_p-n-p action
Voltage_without_p-n-p action
Voltage_with_p-n-p action
600
b, b1
c
d
c1
-40
500
e
a, a1
Temperature (K)
Voltage (V)
-20
d1
e1
f1
400
-60
300
0
5e-09
5e-08
1e-07
Time (s)
Abbildung 5.14: Transienter Spannungs– und Temperaturverlauf der 3D–“ESD45V” für einen
TLP mit Amplitude 200mA
Generation findet entsprechend der Standard–“ESD45V” statt. Die Durchbruchspannung liegt
bei −57V . 4ns nach Pulsbeginn triggert der vertikale npn–Transistor aufgrund der zur Anode
abfließenden generierten Löcher, die die interne Potentialbarriere reduzieren. Die Spannung
schnappt von −87V auf eine Haltespannung von −50V zurück (→Abbildung 5.23). Die Haltespannung steigt unter gleichen Bedingungen von −36V auf −50V , wodurch die “ESD45V”
mit “gestöpselter” Anode auch allgemein für Anwendungen im automobilen 42V –Powernet
geeignet ist. Die Haltespannung liegt oberhalb der Versorgungsspannung, wie bei der Großzahl der Anwendungen gefordert. Nach 6ns triggert der laterale pnp–Transistor. Ein Stromfilament, das sich hier an der rückwärtigen Kante gebildet hat, bewegt sich durch das Bauelement
in z–Richtung und verhindert dadurch die Überhitzung des Bauelements. Das Filament dehnt
sich in x–Richtung jedoch nur begrenzt aus (→Abbildung 5.25). Damit ergeben sich hohe
Bauelement–Temperaturen verbunden mit thermischen Instabilitäten (weiterer Optimierungsbedarf im Hinblick auf Produkte). Für die nicht “gestöpselte” Anode ist der Stromfluss bei
diesem Stromniveau homogen in z–Richtung verteilt, in x–Richtung jedoch lokalisiert.
5.4 Messungen an den “ESD45V” auf BCD–Technologie
Es zeigt sich das zuvor beschriebene Verhalten der Struktur mit angeschlossenem lateralen
pnp–Transistor und totgelegtem pnp–Transistor.
Bei der Struktur mit angeschlossenem lateralen pnp–Transistor zeigt sich gegenüber der Struktur mit totgelegtem pnp–Transistor eine geringfügig reduzierte Haltespannung. Dies deckt sich
mit den Erkenntnissen aus den Simulationen (→Kapitel 5.2.2). Die Strukturen mit gestöpselten Emittern des vertikalen npn–Transistors zeigen eine deutlich erhöhte Haltespannung, wie
KAPITEL 5. SCHUTZSTRUKTUREN
130
a
Z
KATHODE
ANODE
X
Lattice Temperature
5.0E+02
4.6E+02
4.2E+02
3.8E+02
3.4E+02
3.0E+02
Y
(a) Zeitpunkt a (nach 2.1ns)
b
KATHODE
ANODE
(b) Zeitpunkt b (nach 5ns)
c
KATHODE
ANODE
(c) Zeitpunkt c (nach 13ns)
Abbildung 5.15: Gittertemperatur der 3D–“ESD45V” mit lateralem pnp–Transistor für einen
TLP mit Amplitude 200mA — Teil 1
5.4. MESSUNGEN AN DEN “ESD45V” AUF BCD–TECHNOLOGIE
131
d
KATHODE
ANODE
(a) Zeitpunkt d (nach 66ns)
e
KATHODE
ANODE
(b) Zeitpunkt e (nach 87ns)
Abbildung 5.16: Gittertemperatur der 3D–“ESD45V” mit lateralem pnp–Transistor für einen
TLP mit Amplitude 200mA — Teil 2
KAPITEL 5. SCHUTZSTRUKTUREN
132
a1
Z
ANODE
KATHODE
X
Lattice Temperature
5.0E+02
4.6E+02
4.2E+02
3.8E+02
3.4E+02
Y
3.0E+02
(a) Zeitpunkt a1 (nach 2.1ns)
b1
ANODE
KATHODE
(b) Zeitpunkt b1 (nach 5ns)
c1
ANODE
KATHODE
(c) Zeitpunkt c1 (nach 17ns)
Abbildung 5.17: Gittertemperatur der 3D–“ESD45V” ohne lateralem pnp–Transistor für einen
TLP mit Amplitude 200mA — Teil 1
5.4. MESSUNGEN AN DEN “ESD45V” AUF BCD–TECHNOLOGIE
133
d1
ANODE
KATHODE
(a) Zeitpunkt d1 (nach 63ns)
e1
ANODE
KATHODE
(b) Zeitpunkt e1 (nach 81ns)
f1
ANODE
KATHODE
(c) Zeitpunkt f1 (nach 97ns)
Abbildung 5.18: Gittertemperatur der 3D–“ESD45V” ohne lateralem pnp–Transistor für einen
TLP mit Amplitude 200mA — Teil 2
KAPITEL 5. SCHUTZSTRUKTUREN
134
0
0
Current_with/without p-n-p transistor
Voltage_without p-n-p transistor
Voltage_with p-n-p transistor
-20
Current (A)
Voltage (V)
-0.2
-40
-60
-0.4
-80
0
5e-09
5e-08
1e-07
Time (s)
Abbildung 5.19: Transienter Spannungs– und Stromverlauf der 3D–“ESD45V” für einen TLP
mit Amplitude 500mA ohne Eigenerwärmung
0
0
Current_with/without p-n-p transistor
Voltage_without p-n-p transistor
Voltage_with p-n-p transistor
Voltage (V)
-40
-0.5
Current (A)
-20
-60
-80
-1
0
5e-08
5e-09
1e-07
Time (s)
Abbildung 5.20: Transienter Spannungs– und Stromverlauf der 3D–“ESD45V” für einen TLP
mit Amplitude 1000mA ohne Eigenerwärmung
5.4. MESSUNGEN AN DEN “ESD45V” AUF BCD–TECHNOLOGIE
135
Z
FOX
KATHODE
ANODE
X
N+
N-SINKER
P+
N-EPI
P-WELL
P-WELL
N+
NBL
P+
P+
DopingConcentration
2.7E+20
1.0E+17
3.7E+13
-1.8E+13
Y
-4.8E+16
-1.3E+20
Abbildung 5.21: 3D–“ESD45V”–Stöpsel
KAPITEL 5. SCHUTZSTRUKTUREN
136
a
a
b
b
c
Variation der Maße a, b, c
Skalieren der Abstände n+/n+
bzw. p+/p+
a
b
c
Abbildung 5.22: Realisierungsmöglichkeiten für die 3D–“ESD45V”–Stöpsel
0
InnerVoltage_Anode
1500
MaxTemperature
1000
-40
b
c
d
Temperature (K)
Voltage (V)
-20
e
-60
f
500
a
-80
0
1e-09
2e-09
1e-08
2e-08
3e-08
4e-08
Time (s)
Abbildung 5.23: Transienter Spannungs– und Stromverlauf der 3D–“ESD45V”–Stöpsel für
einen TLP mit Amplitude 200mA unter Berücksichtigung des Temperatureinflusses
5.4. MESSUNGEN AN DEN “ESD45V” AUF BCD–TECHNOLOGIE
Z
137
a
eCurrentDensity
1.0E+05
1.0E+04
1.0E+03
1.0E+02
1.0E+01
1.0E+00
X
(a) Zeitpunkt a (nach 2.2ns)
b
(b) Zeitpunkt b (nach 7ns)
c
(c) Zeitpunkt c (nach 16ns)
d
(d) Zeitpunkt d (nach 25ns)
Abbildung 5.24: Elektronenstromdichte der 3D–“ESD45V”–Stöpsel für einen TLP mit Amplitude 200mA unter Berücksichtigung des Temperatureinflusses — Teil 1
KAPITEL 5. SCHUTZSTRUKTUREN
138
e
(a) Zeitpunkt e (nach 31ns)
f
(b) Zeitpunkt f (nach 37ns)
Abbildung 5.25: Elektronenstromdichte der 3D–“ESD45V”–Stöpsel für einen TLP mit Amplitude 200mA unter Berücksichtigung des Temperatureinflusses — Teil 2
5.5. PARALLELSCHALTUNG VON SCHUTZ– UND NUTZSTRUKTUREN
139
Abbildung 5.26: Messungen an unterschiedlichen “ESD45V”–Realisierungen
die Simulation es vorhersagt (→Kapitel 5.3.1). Die absoluten Werte stimmen entsprechend der
Möglichkeiten, die aufwändige 3D–Struktur nachzubilden, gut überein. Zu kleine Emitterstöpsel verursachen Technologieprobleme.
5.5 Parallelschaltung von Schutz– und Nutzstrukturen
Die übliche Vorgehensweise bei der Sicherstellung des Schutzes der Nutzbauelemente einer
Schaltung ist die Dimensionierung des Schutzes aus Einzelsimulationen der Schutz- und Nutzbauelemente. Die zuvor genannten Anforderungen an das Schutzbauelement gelten.
Hierbei wird nicht berücksichtigt, dass einige kritische Ereignisse einer Parallelschaltung unter
Stromvorgabe entsprechen (→Kapitel 2.2), wodurch im Allgemeinen nicht aus den Einzelsimulationen der Bauelemente auf deren Parallelverhalten geschlossen werden kann:
• transiente Effekte durch
dU
dI
dt bzw. dt
müssen berücksichtigt werden
• Nutzbauelement kann transienten Spannungsverlauf vorgeben (entgegen der angestrebten Spannungsvorgabe durch Schutzstruktur)
• Möglichkeit der Zerstörung des Nutzbauelements, bevor das Schutzbauelement getriggert werden kann
Im Folgenden wird auch ein solcher “Problemfall” und eine Lösungsmöglichkeit vorgestellt.
Sie kann allgemein in Eingangsstrukturen und auch kleineren Ausgangsstrukturen eingesetzt
werden. Dies ist die Mehrheit der Schaltungen, wo eine Schutzstruktur Anwendung findet.
5.5.1 HVPMOS parallel “ESD45V” — 1
Die Durchbruchspannung der “ESD45V” liegt bei −57V und ist damit niedriger als die des
HVPMOS (→Kapitel 4 und 5).
KAPITEL 5. SCHUTZSTRUKTUREN
140
0
0
Voltage
HVPMOS Current
E4F6 Current
−0.1
−40
Current (A)
Voltage (V)
−20
−60
−0.2
0
5e−08
Time (S)
1e−07
Abbildung 5.27: Transienter Spannungs– und Stromverlauf 3D–“ESD45V” parallel 3D–
HVPMOS für einen TLP mit Amplitude 200mA unter Berücksichtigung des Temperatureinflusses
Exemplarisch wird hier eine Simulation der Parallelschaltung der “ESD45V” mit angeschlossenem lateralen pnp–Transistor und HVPMOS unter Beaufschlagung mit einem TLP–Puls
mit einem Strommaximum von 200mA und einer steigenden Flanke während 5ns vorgestellt
(→Abbildung 5.27). Die Schutzstruktur übernimmt den gesamten Strom.
5.5.2 HVPMOS parallel “ESD45V” — 2
Während für kleinere bis mittlere Stromdichten (→Kapitel 5.5.1) der Schutz gewährleistet ist,
zeigt sich (hier am Beispiel der Realisierung mit schachbrettartig aufgebauter Anode ohne
lateralen pnp–Transistor), dass unter Beaufschlagung mit einem TLP–Puls der Amplitude 2, 5A
das zu schützende Device, ein in 3D realisierter HVPMOS, den Strom übernimmt, d.h. der
parasitäre Bipolar–Transistor triggert bei Unterschreiten einer Spannung von −96V . Jedoch
ist es möglich bei allen Anwendungen, wo er nicht als Leistungsschalter eingesetzt wird (z.B.
Levelshifter) durch einen Drain–Serienwiderstand den Schutz wiederherzustellen, indem das
dynamische Überschreiten des Betrages der Triggerspannung verhindert wird (→Abbildung
5.28).
5.5. PARALLELSCHALTUNG VON SCHUTZ– UND NUTZSTRUKTUREN
0
Current_HVPMOS
Current_E4F6
Voltage
0
0
141
0
Current_HVPMOS
Current_E4F6
Voltage
−100
−50
−1
−100
−2
Voltage (V)
Current (A)
Voltage (V)
−1
Current (A)
−50
−2
0
1e−08
2e−08
Time (S)
a
3e−08
(a) ohne Drain-Serienwiderstand
4e−08
0
1e−08
2e−08
Time (S)
3e−08
4e−08
b
(b) mit Drain-Serienwiderstand
Abbildung 5.28: Transienter Spannungs– und Stromverlauf 3D–“ESD45V”–Stöpsel parallel
3D–HVPMOS für einen TLP mit Amplitude 2, 5A ohne Eigenerwärmung
Abbildung 5.29: Messungen an unterschiedlichen “ESD45V”–Realisierungen mit parallelem
2μ m
HVPMOS ( WL = 20
μm )
142
KAPITEL 5. SCHUTZSTRUKTUREN
Kapitel 6
Designempfehlung
Aus diesen Ergebnissen kann die folgende Empfehlung abgeleitet werden. Es sollte möglichst
ein entsprechend robustes Nutzbauelement eingesetzt werden. Eine Ansteuerung des Nutzbauelements (kapazitiv, z. B. Miller–Kapazität, oder mittels Hilfsstrukturen, z. B. Dioden–
Clamping) kann die Überspannungsunempfindlichkeit drastisch verbessern (→Kapitel 4.5).
Diese Lösung ist sicher (→Kapitel 5.5). In der Entwurfsphase nicht beachtete Transienten
können beim späteren Einsatz des Produkts keine Probleme verursachen, die nur in der Parallelschaltung von mehreren Strukturen auftreten. Die Designsicherheit ist erhöht.
Schutzstrukturen sollten nur bei kleinen Nutzstrukturen (Fläche im kleinen einstelligen Prozentbereich der Gesamtschaltung) eingesetzt werden. Hier kann ohne nennenswerten Flächenverlust ein Nutzbauelement mit der nächsthöheren Sperrspannung (sonst identische Gleichstromparameter) eingesetzt werden. Für einfache Dioden–Schutzstrukturen, deren Spannung
im Durchbruch mit steigendem Strom ansteigt, ist ein entsprechendes Spannungsfenster gegeben. Große Nutzstrukturen (Fläche bis 50% und mehr der Gesamtschaltung) sollten generell in
der Lage sein sich selbst zu schützen. Eine Flächenvergrößerung (durch Sperrspannungserhöhung, wie zuvor angesprochen, z.B. Fläche der Leistungsendstufe plus 50%) ist nicht akzeptabel. Das entsprechende Produkt würde deutlich verteuert, bei heute gängigen Gewinnmargen
kann dies zu einer nicht mehr kostendeckenden Produktion führen.
Eine verbesserte Leistungsfähigkeit versprechen Bipolar–/Thyristor–Schutzstrukturen. Das Spannungsfenster kann minimiert werden (→Abbildung 5.29). Ist die Parallelschaltung problematisch, so kann häufig durch z. B. einen einfachen Widerstand die Funktion sichergestellt werden
(→Kapitel 5.5.2).
Ein Nutzbauelement, wie der “Duale Thyristor”, ist ein unkritisches Bauelement in der Parallelschaltung und ohne Schutz bereits robust gegenüber einiger Fehlerzustände, wie z. B. Kurzschluss. Er hat zudem die Kenndaten eines Nutzbauelements.
Aus den Untersuchungen ergibt sich, dass Strukturen, die die Filamentierung und dabei das
Wandern des gebildeten Filaments ermöglichen, in der Praxis äußerst robust sind. Sowohl in
der Arbeit von Frau Dr. M. Denison als auch in der vorliegenden Arbeit werden Filamente ausführlich betrachtet. Praktisch hat sich gezeigt, dass dadurch in allen Bereichen die Robustheit
drastisch erhöht werden kann.
143
144
KAPITEL 6. DESIGNEMPFEHLUNG
Kapitel 7
Konsequenzen vorliegender
Untersuchungen und Ausblick
Während der vergangenen Jahre wurde mit beträchtlichen Anstrengungen an der Entwicklung
von ausgefeilten Schutzstrukturen gearbeitet. Es sind neben einfacheren Diodenstrukturen mit
unvermeidbaren parasitären Bipolar–Transistor–Strukturen auch vermehrt effizientere Bipolarstrukturen zum Einsatz gekommen. Diese warfen jedoch speziell in der Parallelschaltung mit
ganzen Schaltungsblöcken diverse Probleme auf, die nicht durchschaubar waren. Im Rahmen
der Untersuchungen der inneren Abläufe konnten Fragen beantwortet werden und es ergaben
sich neue Möglichkeiten und Ideen der weiteren Optimierung der entsprechenden Strukturen.
Diese wurden und werden aktuell auf den entsprechenden BCDMOS–Technologien evaluiert.
Auf der Seite der Nutzbauelemente, speziell der lateralen HVMOS–Strukturen, konnten mehrere Möglichkeiten aufgezeigt werden, die Robustheitsverbesserungen und damit Flächeneinsparungen um bis zu einem Faktor drei zu ermöglichen. Diese Varianten wurden und werden
auf den entsprechenden BCDMOS–Technologien evaluiert, bzw. sind bereits fester Bestandteil neuer BCDMOS–Technologien. Die verbesserten Nutzbauelemente bieten gegenüber dem
Einsatz zusätzlicher Schutzstrukturen nicht nur flächenmäßige Vorteile für viele Anwendungen, sondern reduzieren auch den Entwicklungsaufwand für entsprechende Schaltungen und
Produkte. Die Fehlerfreiheit und Zuverlässigkeit entsprechender Produkte sind höher.
145
146
KAPITEL 7. KONSEQUENZEN UND AUSBLICK
Kapitel 8
Zusammenfassung
Die vorliegende Arbeit entstand im Rahmen einer Industriekooperation zwischen dem “IALB”
an der Universität Bremen [IALB04] und der Abteilung “AIM AP D TD BCD” der Firma
Infineon Technologies AG [Infineon04].
Das Ziel der Arbeit besteht darin, zunächst einen Einblick in die inneren Bauelement–Abläufe
unter extremen elektrischen und thermischen Belastungen zu geben. Ferner werden die Grenzen der typischen Hochvolt–Bauelemente einer BCDMOS–Technologie aufgezeigt. Neue Möglichkeiten, beim Bauelement–Entwurf die Robustheit zu erhöhen, werden an Beispielen erörtert
und daraus folgend verallgemeinert. Sollten diese Möglichkeiten nicht ausreichen, um damit
den erforderlichen Belastungen standzuhalten, müssen in parallel spezielle Schutzstrukturen
eingesetzt werden. An Beispielen werden die sich daraus ergebenden Probleme aufgezeigt und
Grenzen dargestellt.
Es erfolgt eine Einführung in “Smart Power“ mit prozesstechnischen Hintergründen, in Feldeffekt–Transistoren, Bipolar–Strukturen im Allgemeinen und Thyristoren im Speziellen. Weiterhin werden ESD– und ISO–Ereignisse, die Dualisierung und Charakteristika von
H–Brücken–Schaltungen betrachtet. Es folgt eine Erörterung des grundlegenden Verhaltens
von Leistungstransistoren.
Der sogenannte “Duale Thyristor”, wird aus dem theoretischen Ansatz heraus entwickelt und
dessen Anwendungsmöglichkeiten als Sicherungselement und eigensicherer Leistungsschalter werden aufgezeigt. Der “Duale Thyristor“ verfügt über einen stark ausgedehnten Selbstschutz bei gleichzeitig guter Nutz–Leistungsfähigkeit. In der Arbeit wird eine auf einer BCDMOS–Technologie der Firma Infineon Technologies AG realisierte integrierte Version vorgestellt. Der “Duale Thyristor“ als High–Side–Schalter in einer Halbbrücke oder H–Brücke kann
im Kosten–Nutzen–Verhältnis dem High–Side p–Kanal und auch n–Kanal-Schalter mit der
notwendigen Ansteuerung überlegen sein.
Laterale Hochvolt–MOS–Bauelemente werden betrachtet. Aufwändige Simulationen sind erforderlich, um die Zerstörungsvorgänge darzustellen. Eine Simulation im zweidimensionalen
Raum ermöglicht einen ersten Einblick in die inneren Vorgänge. Die Parallelschaltung zweier 2D–Strukturen gleicher und unterschiedlicher Größe erlaubt weitere qualitativ verbesserte
Aussagen auch über das Triggerverhalten des parasitären Bipolartransistors. Allerdings erst
147
148
KAPITEL 8. ZUSAMMENFASSUNG
die dreidimensionale Simulation unter Berücksichtigung des Temperaturverhaltens mit einhergehenden drastischen Rechenzeiten im Bereich mehrerer Wochen ermöglicht auch quantitativ valide Aussagen zum Verhalten. Konstruktionsregeln für ein robustes Design werden
abgeleitet, wie geglätteter Profilverlauf von der Driftstrecke zum Drain–Anschluss, Profilverlauf des Bodies zum Drain hin für dynamischen Base–Push–Out und eine neuartige Konstruktion der Driftstrecke, die Akkumulation im leitenden Zustand sowie weiter verbessertes
Ausräumen im gesperrten Zustand bei zusätzlicher Minimierung der Driftstreckenlänge erlaubt. Alle diese Verbesserungsmaßnahmen können kostenneutral oder mit verbessertem Kosten–Nutzen–Verhältnis realisiert werden.
Schutzstrukturen werden eingesetzt, wenn ein Bauelement die harten Anforderungen an die
Robustheit, speziell im Bereich der Automobilindustrie, nicht erfüllen kann. Die inneren Abläufe unter extremen Überlastbedingungen wie das Triggerverhalten von Bipolar– und Thyristorstrukturen sowie die sich daraus ergebenden Probleme werden exemplarisch dargestellt.
Simulationen demonstrieren wandernde und springende Filamente, die nur in dreidimensionalen elektrothermischen Simulationen unter hohem Aufwand dargestellt werden können. Darauf
aufbauend wird eine neuartige Möglichkeit der Haltespannungseinstellung bei hocheffizienten
Bipolar–Strukturen entwickelt. Hier wird die sich dynamisch ändernde Emittereffizienz beim
Übergang in den Bereich hoher Injektion ausgenutzt.
Nach Designempfehlungen für die Schaltungsentwicklung werden der Entwicklungsstand und
die Zukunftstrends skizziert.
Durch die im Rahmen dieser Arbeit gewonnenen Erkenntnisse über das dynamische Verhalten von Bipolarstrukturen war es möglich, die Robustheit lateraler Hochvolt– und Leistungsbauelemente zu steigern. Dadurch konnte auf einer Halbleitertechnologie der Firma Infineon
Technologies AG eine Flächeneinsparung gegenüber der Vorgängertechnologie um bis zu einem Faktor drei bei Einhaltung der gleichen Spezifikation realisiert werden. In der Vergangenheit konnte eine vergleichbare Robustheit nur mit vertikalen Strukturen erzielt werden. Jedoch
verschlechterten sich gleichzeitig die DC–Devicecharakteristika (z.B. RON, ISAT und VBD)
dramatisch. Bei der Nutzung vertikaler Strukturen ergab sich ein Flächenzuwachs um den Faktor 1,7 bis 2,4.
In der vorliegenden Arbeit wird gezeigt, dass die bestehenden Anforderungen mit den heutigen Technologien auf deutlich geringeren Flächen und mit reduzierten Kosten erreicht werden
können.
Anhang A
Feldeffekttransistoren (FET)
A.0.3 Charakteristische Eigenschaften und Aufbau
Der FET ist ein unipolares Vierpolbauelement mit Source, Drain, Gate und Bulk (→ Abbildung A.1). Die Ausdehnung des Kanals (Breite des durch die Raumladungszone begrenzten
p–Gebiets) bzw. die Ladungsträgerkonzentration im Kanal zwischen Source und Drain wird
durch ein elektrisches Feld aufgrund einer angelegten äußeren Spannung zwischen Gate und
Bulk verändert. Häufig wird der Bulkanschluss auf Source–Potential gelegt, wodurch ein Dreipolbauelement entsteht [Löcherer92], das in vielen Fällen einen Bipolartransistor ersetzen kann
[Tietze93].
Der FET ist im Gegensatz zu Bipolar–Transistoren (→Anhang B.0.7) ein spannungsgesteuertes Bauelement und ermöglicht eine Minimierung der Ansteuerverluste. Dies erkennt man
bereits an der Tatsache, dass der Bipolartransistor über einen durchlassgepolten pn–Übergang
angesteuert wird, der FET jedoch über einen sperrgepolten pn–Übergang oder sogar über eine
komplett isolierte Schicht.
Analog zu Bipolartransistoren existieren zwei verschiedene FET–Varianten. In Abhängigkeit
der Majoritätsträger im Kanal spricht man von n–Kanal– bzw. vom p–Kanal–FET. Wird an
einen n–Kanal–FET eine positive Gatespannung angelegt, erhöht sich die Konzentration der
Elektronen im Kanal, dementsprechend steigen Leitfähigkeit und Drainstrom. Bei p–Kanal–
FET ist der Zusammenhang entsprechend umgekehrt [Paul72]. Damit kann der n–Kanal FET
einen npn–Bipolartransistor in der Schaltung ersetzen und der p–Kanal FET entsprechend
einen pnp.
Eine weitere Unterscheidung betrifft die Frage, ob der FET bei einer Gatespannung von 0 Volt
leitet oder nicht. Ist dies der Fall, spricht man von normally–on, selbstleitenden oder Depletion–Typen, andernfalls ist der FET normally–off, selbstsperrend bzw. vom Enhancement–Typ
[Eimbinder70] [Tietze93].
Weiterhin sind auf BCDMOS–Technologien realisierte FET im Allgemeinen rauschärmer als
Bipolartransistoren [Hering01] und besser für Hochfrequenzanwendungen geeignet [Pehl84].
Außerdem sind sie nicht durch einen thermischen Durchbruch gefährdet, da sie einen negativen
Temperaturkoeffizienten besitzen (bei entsprechender Arbeitspunktwahl) [Löcherer92].
149
ANHANG A. FELDEFFEKTTRANSISTOREN (FET)
150
V(DS)
V(DS)
V(GS)
V(GS)
Gate (G)
Source (S)
Rlz
Kanal
Drain (D)
Source (S)
Gate (G)
n
Kanal
Drain (D)
Bulk (B)
Abbildung A.1: JFET–Aufbau (links) und MOSFET–Aufbau (rechts)
D
G
D
G
S
S
Abbildung A.2: n–JFET (links) und p–JFET (rechts)
Der JFET
JFET ist die Abkürzung für Junction Field Effect Transistor, wird aber auch als Sperrschicht–
FET (SFET) bezeichnet. Durch die spannungsabhängige Ausdehnung eines bzw. zweier pn–
Übergänge wird die Breite des zwischen den pn–Übergängen gebildeten Kanals moduliert
und somit direkt die Leitfähigkeit zwischen Drain und Source beeinflusst (→ Abbildung A.1)
[Paul72]. Der pn–Übergang zwischen Gate und Source spiegelt sich auch im Schaltzeichen
wieder (→ Abbildung A.2).
Um die “leistungslose” Ansteuerung des JFET zu gewährleisten, sollte dieser nicht in Durchlassrichtung gepolt werden. Somit ist nur eine Verringerung der Kanalleitfähigkeit möglich.
Deshalb sind JFET fast immer normally–on. Die Spannung, bei der der Kanal vollständig abgeschnürt ist, heißt pinch–off –Spannung oder Schwellspannung UP [Tietze93].
In gewissen Grenzen ist es allerdings möglich, die Leitfähigkeit eines JFET durch eine kleine
Gatespannung, die die Breite der Raumladungszone verringert, zu erhöhen, ohne dass eine
merkliche Minoritätsträgerinjektion einsetzt.
Der MOSFET
Diese Abkürzung steht für Metal–Oxide–Semiconductor Field Effect Transistor. Sie beschreibt
die charakteristische Schichtfolge am Gate Metall–SiO2 –Silizium. In modernen MOSFET besteht das Gate allerdings in der Regel aus Polysilizium [Harth81].
Durch Anlegen einer Spannung zwischen Gate und Bulk (→ Abbildung A.1) werden im Silizium unterhalb des Gates Minoritätsträgerladungen influenziert (Inversion des Kanalgebiets).
151
Source
p
n
Kanal
Bulk
Abbildung A.3: Bulk–/Source–Kurzschluss (Bulk auf Sourceniveau) beim MOSFET
D
D
B
G
D
B
G
S
(a) normally–on
D
B
G
S
(b) normally–on
B
G
S
(c) normally–off
S
(d) normally–off
Abbildung A.4: MOSFET–Schaltzeichen
Bei Überschreiten der sogenannten Threshold–Spannung UT H bildet sich ein stromleitender
Kanal, der Inversionskanal, zwischen Source und Drain und der Transistor ist durchgeschaltet
[Paul72].
Der sehr hohe Eingangswiderstand resultiert aus der Siliziumdioxid–Schicht zwischen Gate–
Kontakt und der dotierten Siliziumoberfläche.
Wird ein normally–on–Verhalten gefordert, wird an der Halbleiteroberfläche eine dünne Schicht
des entsprechenden Dotierungstyps erzeugt, damit im Ruhezustand bereits ein Kanal vorhanden ist (buried channel device) [Paul72].
Die beschriebene Influenzierung von Ladungen an der Halbleiteroberfläche unterhalb des Gates ist eine Funktion der Potentialdifferenz zwischen Gate und Bulk. Somit kann, wenn der
Bulkanschluss herausgeführt wird, auch die Spannung zwischen Bulk und Source eine Steuerungswirkung haben. Man spricht hier von Substratsteuerung [Paul77]. Die Steuerwirkung ist
allerdings wesentlich schwächer als jene der Gate–Source–Spannung, wird jedoch z. B. in Analogschaltungen zur Variation der Threshold–Spannung angewendet. In der Regel ist jedoch die
Substrat–Steuerung unerwünscht, so dass häufig Bulk– und Source–Anschluss kurzgeschlossen werden (→ Abbildung A.3) [Paul77] [Tietze93].
Alle vier FET-Typen können als MOSFET hergestellt werden (→ Abbildung A.4). Die Schaltzeichen spiegeln den pn–Übergang zwischen Bulk und Kanal wieder.
Die Kanallänge und –weite sind neben der Gate–Oxid–Dicke die wichtigen Parameter eines
MOSFET [Sze02]. Ein Niederspannungs–MOSFET einer SPT–Technologie hat eine Durchbruchspannung von typisch 5 Volt (→ Abbildung 2.2).
ANHANG A. FELDEFFEKTTRANSISTOREN (FET)
152
Hochspannungs–MOSFET (HVMOS — High Voltage MOS) und Leistungs–MOSFET
(DMOS — Double Diffused MOS)
Für “Hochspannungs”–Anwendungen (größer 5 Volt bis mehrere hundert Volt) existieren verschiedene MOSFET–Strukturen wie High Voltage MOS (HVMOS) und für größere Ströme (typisch einige Milliampere bis in die Größenordnung 10 Ampere) Vertical Double Diffused MOS
(VDMOS) und Lateral Double Diffused MOS (LDMOS).
In “vertikalen Bauelementen” einer BCDMOS–Technologie fließt der Strom von den Bauelement–Kontakten an der Oberfläche vertikal durch das Driftgebiet in die Tiefe bis zum Buried–
Layer (→Abbildung 2.3). Dieser ist mit einem Sinker von der Oberfläche aus kontaktiert. Deshalb werden diese Bauelemente auch oft quasi vertikale Bauelemente genannt.
In “lateralen Bauelementen” bewegen sich die Ladungsträger nahe der Oberfläche parallel zu
derselben (→Abbildung 2.4). Die Strukturen sind von integrierten Standard–Leistungsbauelementen abgeleitet, wo das Substrat nur der mechanischen Unterstützung und der Wärmeableitung dient. Laterale Bauelemente können sehr einfach durch Modifikation des Layouts auf
ein und derselben Technologie für verschiedene Spannungsklassen realisiert werden. Dies ist
ein großer Vorteil gegenüber vertikaler Bauelemente. Die Drain–Extension oder Drift–Strecke
wird benötigt, um hohe Durchbruchspannungen (> 5 Volt) zu erzielen. Die Raumladungszone
dehnt sich damit nur geringfügig ins Kanalgebiet aus.
A.0.4 Kennlinie
Das Verhalten des JFET ist fast vollständig durch zwei Konstanten beschreibbar. Zum einen
handelt es sich um die so genannte Pinch–off –Spannung UP . Sie beschreibt die Spannung, die
zwischen Gate und Source angelegt werden muss, um den Kanal vollständig abzuschnüren.
Andererseits bildet die Differenz zwischen Gate–Source–Spannung und Pinch–off –Spannung
in der Ausgangskennlinie die Grenze zwischen Trioden– und Sättigungsbereich [Paul77].
Die andere wichtige Konstante ist der Sättigungsstrom IDSS . Hierbei handelt es sich um den
Strom, der bei einer Gate–Source–Spannung von 0 Volt und einer Drainspannung von UP bei
einem normally–on JFET fließt [Paul72].
Eingangskennlinie
Die Eingangskennlinie des FET wird im Sättigungsbereich gemessen (→ Abschnitt A.0.4
Kennlinie—Ausgangskennlinie) [Paul77]. Hier lässt sich die Kennlinie der FET durch die relativ komplizierte Formel
ID = IDSS
UD −UGS
1−3
UD −UP
UD −UGS
+2
UD −UP
32 (A.1)
beschreiben. In der Praxis benutzt man häufig die einfachere quadratische Formel:
2
UGS
−1
IDS = IDSS ·
UP
(A.2)
153
IDS
IDS
IDSS
UGS
Uth
IDSS
UGS
UP
(a) n–JFET
(b) p–MOSFET, normally–off
Abbildung A.5: Eingangskennlinien
IDS
Triodenbereich
IDSS
UGS = 0V
Sättigung
UGS = −0, 5V
UGS = −0, 75V
UDS
UP
Abbildung A.6: Ausgangskennlinie eines n–JFET
Sie beschreibt ausreichend genau die Kennlinie [Paul77]. Die Eingangskennlinie wird bei einer
Drain-Source-Spannung UDS = UGS −UP gemessen.
In Abbildung A.5.a ist zu sehen, wie ein n–Kanal–JFET durch Anlegen einer negativen Gate–
Source–Spannung UGS abgeschnürt werden kann bis bei Erreichen der pinch–off –Spannung UP
der Drainstrom IDSS idealerweise zu Null wird. Bei einem p–Kanal–MOSFET (normally–off )
muss dagegen erst eine negative Gate–Source–Spannung angelegt werden, damit der Kanal
leitend wird (→ Abbildung A.5.b) [Tietze93].
Ausgangskennlinie
Zunächst soll die Ausgangskennlinie eines n–JFET bei UGS = 0V betrachtet werden:
Die Ausgangskennlinie des FET teilt sich in zwei Bereiche auf. Bei kleinen Drainspannungen
beobachtet man zunächst ein näherungsweise ohmsches Verhalten. Man spricht hier vom Triodenbereich oder Anlaufbereich. Dann nähert sich der Drainstrom IDS dem sogenannten Sättigungsstrom IDSS . Ab dem Erreichen dieses Wertes bei der pinch–off –Spannung −UP bleibt der
Drainstrom konstant. Dieses Verhalten nennt man Sättigung bzw. Abschnürbereich [Tietze93].
Wie in Abbildung A.6 zu sehen ist, wird der pinch–off –Punkt jeweils bei UDS = UGS − UP
erreicht.
154
ANHANG A. FELDEFFEKTTRANSISTOREN (FET)
Es gibt einen Effekt, der in diesem Modell nicht enthalten ist. Bei realen FETs wird der Drainstrom im Sättigungsbereich bei wachsender Drain–Source–Spannung leicht ansteigen. Dieses
Verhalten, das durch die Änderung der Länge des abgeschnürten Kanals verursacht wird, heißt
Kanallängenmodulation. Es lässt sich ähnlich wie der Early–Effekt beim Bipolartransistor modellieren. Es tritt besonders stark bei Kurzkanal–FETs auf [Paul72].
Die Kanallängenmodulation wird in dieser Arbeit nicht beachtet.
Anhang B
Thyristor–Strukturen
B.0.5 Geschichte und Entwicklung
Der Thyristor geht auf ein Konzept von W. Shockley eines “Hook Collector” von 1950 zurück
[Shockley50]. J. J. Ebers entwickelte das Modell zweier verbundener komplementärer Bipolartransistoren [Ebers52]. Die ersten funktionsfähigen pnpn—Bauelemente entstanden dann
durch J. L. Moll 1954/55 in den Bell Labors [Moll56]. 1970 waren Thyristoren mit 2,5 kV
Sperrspannung in Rückwärtsrichtung und 400 A maximalem Anodenstrom verfügbar
[Atkinson72].
B.0.6 Aufbau
Der Thyristor ist ein Halbleiterbauelement mit den Anschlüssen Anode, Kathode und Gate.
Zwischen Anode und Kathode liegt die Schichtenfolge p–n–p–n, das Gate ist üblicherweise
an die mittlere p—Schicht angeschlossen (→Abbildung B.1). Als einfaches funktionales Ersatzschaltbild lässt sich eine Zusammenschaltung zweier komplementärer Bipolartransistoren
anführen (→Abbildung B.2). Von Thyristor–Strukturen spricht man bei entsprechender Vier–
Schichten–Anordnung.
Anode (A)
A
Gate (G)
G
K
Kathode (K)
Abbildung B.1: Struktureller Aufbau Thyristor
155
ANHANG B. THYRISTOR–STRUKTUREN
156
A
Anode (A)
A
T1
Gate (G)
G
G
T2
Kathode (K)
K
K 1
der Regel ist wenigstens einer der beiden Transistoren mit einem Basis–Emitter–
Nebenschluss versehen, damit bei entsprechenden Sperrströmen (auch Hochtemperatur) die
Zündbedingung unterschritten bleibt.
1 In
Abbildung B.2: Einfaches funktionales Ersatzschaltbild Thyristor
B.0.7 Verhalten
Aus dem Gleichgewichtszustand wird eine kleine (einige Volt), bezüglich der Kathode positive Spannung UA an der Anode angelegt (→Abbildung B.3). Da der mittlere pn–Übergang in
Sperrrichtung gepolt ist, fließt der Sperrstrom. Damit gilt:
IC1 = β1 · IB1
(B.1)
und
IC2 = β2 · IB2
(B.2)
sowie
IB1 = IC2
(B.3)
und
IB2 = IC1 + IG
(B.4)
Erfolgt nun eine kleine Änderung des Gate–Stromes IG , dann verursacht dieses ΔIG eine Änderung des Kollektor–Stromes des Transistors T2 (→Abbildung B.2).
ΔIC2 = β2 · ΔIG
(B.5)
Somit ändert sich auch der Basis–Strom IB1 des Transistors T1 und damit auch der Kollektorstrom IC1 .
157
ΔIC1 = β1 · IB1 = β1 · β2 · ΔIG
(B.6)
Die Änderung des Basis–Stromes IB2 wird also mit der Schleifenverstärkung β1 · β2 wieder zurückgekoppelt. Um den Thyristor durchzuschalten, d. h. die Potentialbarriere am mittleren, gesperrten pn–Übergang soweit herunterzusetzen, dass der Thyristor in Vorwärtsrichtung leitend
wird, muss folgende Bedingung erfüllt sein [Gerlach79]:
β1 · β2 ≥ 1
(B.7)
Der Thyristor wird in den Sperrzustand zurückgeführt, wenn der fließende Strom entsprechend
reduziert wird. Wichtig ist, dass für thyristorartige Strukturen im Größenbereich einiger Quadratmikrometer die Kennlinie komplett durchlaufen werden kann, während große Thyristoren,
die aus der Parallelschaltung vieler Einzelzellen bestehen und Flächen im Bereich von Quadratmillimetern einnehmen, beim Durchschalten ein Filament bilden. Hierdurch steigen die lokalen
Stromdichten stark an und die Spannung springt quasi von der Kippspannung auf die Haltespannung. Dieser Vorgang kann nicht entsprechend rückwärts durchlaufen werden, wodurch
sich unterschiedliche Kennlinien ergeben.
Exemplarisch werden die drei möglichen Trigger–Mechanismen vorgestellt, die in der weiteren
Arbeit von Bedeutung sind:
Gatestrom
Durch Einprägen eines am Gate bezüglich der Kathode positiven Stroms durch den Gate–
Kathoden–Übergang wird der Stromverstärkungsfaktor des npn–Transistors erhöht (zu diesem
Zweck ist meist ein Basis–Emitter–Nebenschluss vorgesehen). Wird der sogenannte Zündstrom
eingeprägt, wird der Thyristor in Vorwärtsrichtung leitend.
Überspannung
Wird die Anodenspannung UA so weit erhöht, dass im gesperrten mittleren pn-Übergang die
Feldstärke ausreicht, um Avalanche—Generation auszulösen, so setzen die generierten Ladungsträger die Potentialbarriere herunter. Dies ist gleichbedeutend mit dem, wie zuvor genannt, eingeprägten Gatestrom.
Die Spannung,
[Gerlach79].
bei
der
der
Thyristor
von
selbst
zündet,
heißt
Kippspannung
ANHANG B. THYRISTOR–STRUKTUREN
158
Anode (A)
IB1
IC2
Gate (G)
IG
IB2
Kathode (K)
IA
IA
IH
UA
UK
Ein Thyristor, der aus der Parallelschaltung vieler, häufig mehrerer
tausend Einzelstrukturen aufgebaut
ist, filamentiert beim Überschreiten
des Zündstroms und das gebildete
Filament erreicht dann quasi sofort
die Stromdichten, die in der Kennlinie dem durchgezogenen Kennlinienast oberhalb des Haltestroms IH entsprechen. Mit steigendem Strom werden weitere Filamente gezündet bis,
wenn ein bestimmter Strom erreicht
wird, die gesamte Bauelementfläche
aktiv ist (Homogenisierung). Beim
Ausschalten sperren mit sinkendem
Strom immer mehr der Einzelstrukturen, d. h. die aktive Fläche verringert
sich zusehends, bis auch das letzte aktive Filament verlöscht. Nun “springt”
das Bauelement beim Unterschreiten
des Haltestroms IH auf “Nahe dem
Nullpunkt”.
IH
UK
UA
Ein Thyristor (häufig thyristorähnliche Struktur genannt) aufgebaut aus kleiner Anzahl (bis
20) minimalen Einzelzellen einer aktuellen Technologie weist
annähernd
homogenes
inneres
Verhalten auf. Es bildet sich kein
Filament. Die Kennlinie kann unter
Stromvorgabe in beide Richtungen
durchlaufen werden.
Abbildung B.3: Innere Ströme und resultierende Kennlinien für Thyristor–Strukturen
159
Kapazitiv
Durch ein entsprechend großes
kapazitiv gezündet werden.
du
dt
können Bipolartransistoren und damit auch ein Thyristor
160
ANHANG B. THYRISTOR–STRUKTUREN
Anhang C
Normen zu ESD– und
ISO–Ereignissen
Wichtige Normen zu ESD– und ISO–Ereignissen in heutigen Kfz:
Norm
Kommentar
DIN 40839
Deutschland
SAE J 1455
USA
SAE J 1113
USA
ISO 7637
EMV im Kfz
ISO TR 10605
ESD im Kfz
Auslegungen einiger Kfz–Hersteller:
Norm
Kommentar
VWTL 82066
ISO 7637 und ISO TR 10605 bei Volkswagen
BMW N 60013.0
ISO 7637 und ISO TR 10605 bei BMW
Mercedes 22100
ISO 7637 und ISO TR 10605 bei Mercedes
GMW 3100GS
ISO 7637 und ISO TR 10605 bei General Motors
Ford ES–XW7T
ISO 7637 und ISO TR 10605 bei Ford
Chrysler PF9326
ISO 7637 und ISO TR 10605 bei Chrysler
Fiat 7–Z0440/Z0483
ISO 7637 und ISO TR 10605 bei Fiat
Renault 36–00–400/804
ISO 7637 und ISO TR 10605 bei Renault
Peugeot B217090
ISO 7637 und ISO TR 10605 bei Peugeot
161
162
ANHANG C. NORMEN ZU ESD– UND ISO–EREIGNISSEN
Anhang D
Abkürzungsverzeichnis
Abkürzung
Ausgeschrieben
AGR
Abgasrückführung
BCDMOS
Bipolar CMOS DMOS
CMOS
Complementary Metal Oxide Semiconductor
DMOS
Double Diffused Metal Oxide Semiconductor
VLSI
Very Large Scale Integration
BiCMOS
Bipolar CMOS
SOI
Silicon on Isolator
JI
Junction Isolation
SI
Self Isolation
DI
Dielectric Isolation
SPT
Smart Power Technology
FET
Field Effect Transistor
JFET
Junction Field Effect Transistor
MOSFET
Metal Oxide Semiconductor FET
LOCOS
Local Oxidation of Silicon
LDMOS
Lateral DMOS
VDMOS
Vertikal DMOS
HVMOS
High Voltage MOS
TTL
Transistor Transistor Logic
HVNMOS
n–Kanal HVMOS
HVPMOS
p–Kanal HVMOS
PWM
Pulse Width Modulation
DC
Direct Current
AC
Alternating Current
ESD
Electro Static Discharge
ISO
International Standard Organization
163
164
ANHANG D. ABKÜRZUNGSVERZEICHNIS
Anhang E
Formelzeichen
n
Bezeichnung [Einheit]
Elektronendichte cm−3
Q
Ladung [C]
q
Elementarladung 1, 6 · 10−19C
Elektrisches Feld Vm
Donatorkonzentration cm−3
Variable
E
ND+
ε
As J
Dielektrizitätskoeffizient oder Permittivität
2
Beweglichkeit m
Vs
2
Elektronenbeweglichkeit m
2 Vs
Löcherbeweglichkeit m
Vs
−2
Stromdichte A · cm
ϕ
Potential [V ]
Tn
Elektronentemperatur [K]
Tp
Löchertemperatur [K]
T
Gittertemperatur [K]
φn
Quasifermipotential Elektronen
φp
Quasifermipotential Löcher
Pn
Absolute thermoelektrische Leistung Elektronen [ VK ]
Pp
Absolute thermoelektrische Leistung Löcher [ VK ]
cth
Wärmekapazität des Gitters
μ
μn
μp
165
Vm
166
ANHANG E. FORMELZEICHEN
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