Signalintegrität in integrierten Schaltungen mit digitalen und

..
UNIVERSIT AT BONN
Physikalisches Institut
Signalintegrität in integrierten
Schaltungen mit digitalen und
analogen Funktionen
von
Christoph Brezina
Abstract: The parasitic interaction of electronic devices is called crosstalk.
Crosstalk includes capacitive, resistive and inductive coupling. Especially in
a mixed-mode microchip environment this may exceed electronic noise levels
thus being the main source of signal disruption. Since most particle detectors
make use of such microchips, crosstalk mechanisms need to be understood and
avoided for further detector improvement.
These mechanisms are therefore outlined. Crosstalk minimizing layout and
design techniques are described. A pixelated microchip with several digital
and analog components was developed, modeling real life applications. This
allows a characterization of crosstalk influence and a classification of different
guard-ring structures.
Post address:
Nussallee 12
53115 Bonn
Germany
BONN-IB-2008-15
Bonn University
Juni 2007
Signalintegrität in integrierten
Schaltungen mit digitalen und
analogen Funktionen
Diplomarbeit in Physik
angefertigt am
Physikalischen Institut
vorgelegt der
Mathematisch-Naturwissenschaftlichen Fakultät
der
Rheinischen Friedrich-Wilhelms-Universität Bonn
von
Christoph Brezina
Ich versichere, dass ich diese Arbeit selbständig verfasst und keine anderen als die
angegebenen Quellen und Hilfsmittel benutzt sowie die Zitate kenntlich gemacht
habe.
Bonn, den 20.Juni 2007
Referent:
Korreferent:
Prof. Dr. N. Wermes
Prof. Dr. P. Herzog
Für meine Eltern.
Inhaltsverzeichnis
Einleitung
1
1 Signalintegrität in gemischt analog-digitalen Mikrochips
3
1.1
CMOS Grundlagen . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3
1.1.1
Bändermodell . . . . . . . . . . . . . . . . . . . . . . . . . . .
3
1.1.2
Der pn-Übergang . . . . . . . . . . . . . . . . . . . . . . . . .
5
1.1.3
Der Feldeffekttransistor (FET)
6
1.1.4
Eigenschaften des Substrats . . . . . . . . . . . . . . . . . . . 10
1.1.5
Planung und Umsetzung einer Schaltung auf einem IC . . . . 12
. . . . . . . . . . . . . . . . .
1.2
Kapazitives Übersprechen . . . . . . . . . . . . . . . . . . . . . . . . 13
1.3
Strukturen zum Unterdrücken von
Übersprechen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.3.1
Guard-Ringe . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.3.2
Triple-Well-Abschirmung . . . . . . . . . . . . . . . . . . . . . 18
1.3.3
Kontaktierung von Substrat und Guard-Ringen . . . . . . . . 20
2 Entwurf des Testchips
2.1
23
Ladungsempfindliche Verstärker . . . . . . . . . . . . . . . . . . . . .
24
2.1.1
Signalform . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
2.1.2
Die gefaltete Kaskode . . . . . . . . . . . . . . . . . . . . . . .
27
2.1.3
Elektronisches Rauschen in CMOS Transistoren . . . . . . . . 29
2.1.4
Optimierung des Verstärkerrauschens . . . . . . . . . . . . . . 30
2.2
Standardzellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.3
Implementierte Schaltungen . . . . . . . . . . . . . . . . . . . . . . . 33
2.4
2.3.1
Ansteuerung der Pixel . . . . . . . . . . . . . . . . . . . . . .
2.3.2
Analoge Signalkette . . . . . . . . . . . . . . . . . . . . . . . . 35
2.3.3
Störungserzeugende Elemente . . . . . . . . . . . . . . . . . . 40
Layout des Testchips . . . . . . . . . . . . . . . . . . . . . . . . . . .
34
44
vi
Inhaltsverzeichnis
3 Testsystem
47
3.1
Analoge Spannungs- und Stromquellen . . . . . . . . . . . . . . . . .
3.2
Digitale Ansteuerung . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
3.3
Messverfahren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
4 Analyse der implementierten Schaltungen
4.1
4.2
Evaluation der Verstärker . . . . . . . . . . . . . . . . . . . . . . . .
47
51
51
4.1.1
Untersuchung der Ausgangssignale . . . . . . . . . . . . . . . 52
4.1.2
Rauschen in den ladungsempfindlichen Verstärkern . . . . . . 58
Untersuchung der entworfenen Zähler . . . . . . . . . . . . . . . . . . 60
5 Messungen zum Übersprechverhalten
63
5.1
Durch digitale Aktivität erzeugte Störungen . . . . . . . . . . . . . . 63
5.2
Untersuchung der direkten Ladungsinjektion . . . . . . . . . . . . . .
67
Zusammenfassung
73
Anhang
75
Literaturverzeichnis
79
Einleitung
Die großen Fortschritte der letzten Jahre in den Bereichen der Mikroelektronik haben aktuelle physikalische Projekte wie den ATLAS- Detektor am LHC oder den
in Planung befindlichen ILC erst möglich gemacht. Aus diesem Grund kann die
Entwicklung von Detektoren und deren Ausleseelektronik als einer der Eckpfeiler der
modernen Physik angesehen werden.
Der Einsatz von Pixeldetektoren mit ca. 5000 Kanälen/cm2 stellt hierbei große
Anforderungen an die signalverarbeitende Elektronik. Diese kann mit dem BumpBonding-Verfahren direkt an den Detektor angeschlossen werden, wenn die für die
Elektronik benötigte Fläche die Pixelgröße nicht überschreitet. Möglich wird dies
durch die fortschreitende Miniaturisierung und Integration der Strukturen auf Mikrochips.
Die für ATLAS benötigte Ausleseelektronik wurde in einem Prozess gefertigt, der
Strukturen ab 250nm auflösen kann. In Planung befindliche Detektoren mit kleineren
Pixeln werden kleinere Strukturen nutzen.
Die fortschreitende Integration der Ausleseelektronik hat zur Folge, dass analoge und
digitale Schaltungen, z.B. Verstärker und Steuerelektronik, auf immer kleineren Räumen konzentriert werden. Hierdurch kann die ungewollte gegenseitige Beeinflussung
dieser beiden Teile zum dominanten Störsignal werden (Übersprechen).
Übersprechen (Crosstalk ) bezeichnet die ungewollte Wechselwirkung zwischen elektronischen Elementen. Der Begriff beinhaltet neben kapazitiven, resistiven und induktiven Kopplungen Schwankungen in der Versorgungsspannung oder dem Massepotential,
die durch Schaltvorgänge und Leitungswiderstände bedingt sein können.
Übersprechen ist insbesondere nicht das in elektronischen Schaltungen auftretende
Rauschen, dieses hat völlig andere Ursachen.
Die Untersuchung des Übersprechverhaltens in Detektorausleseelektronik und die
Evaluation verschiedener Techniken, die Übersprechen vermeiden bzw. minimieren
sollen, sind das primäre Ziel der vorliegenden Diplomarbeit. Um dieses zu erreichen,
wurde ein Mikrochip entworfen, produziert und auf seine elektronischen Eigenschaften
untersucht.
2
Inhaltsverzeichnis
Gliederung der Arbeit
• Im ersten Kapitel werden die Effekte beschrieben, die zum Übersprechen zwischen Baugruppen auf einem Mikrochip führen. Einfache Modelle sowie bereits
erfolgte Veröffentlichungen zur Vermeidung und Reduktion von Übersprecheffekten werden vorgestellt. Des weiteren werden Design- und Layouttechniken
beschrieben, die helfen können, Übersprechen zu vermeiden bzw. zu unterdrücken.
• Das zweite Kapitel erläutert das der vorliegenden Arbeit zu Grunde liegende Konzept. Die auf dem Testchip implementierten digitalen und analogen
Schaltungen werden motiviert, ihre Funktion erklärt.
• Um den Mikrochip zu betreiben und um Messungen durchzuführen, war die
Entwicklung des im dritten Kapitel vorgestellten Testsystems notwendig.
• Im vierten Kapitel wird die Reaktion des Testchips auf externe Stimuli beschrieben. Simulationsergebnisse werden mit den Resultaten aus Messungen
verglichen.
• Die Ergebnisse und Schlussfolgerungen aus Messungen zum Übersprechen
werden im fünften Kapitel vorgestellt.
Verwendete Formelzeichen werden in der Regel als Fußnote erläutert.
1. Signalintegrität in gemischt
analog-digitalen Mikrochips
Bevor im folgenden Kapitel auf einige Details zur Signalintegrität eingegangen werden
kann, ist es nötig, einige grundlegende Konzepte der verwendeten CMOS - Technologie1 und Begriffe zu erläutern.
1.1
1.1.1
CMOS Grundlagen
Bändermodell
Das Bändermodell ist in der Lage, die Leitfähigkeit von kristallinen Materialien zu
beschreiben, indem es modelliert, wie stark die Elektronen eines Atoms an dieses
gebunden sind. Das Bändermodell ist analytisch durch einfache Modelle, wie das von
Kronig und Penney [16], beschrieben und soll hier nur anschaulich erläutert werden.
Während ein Elektron in einem isoliertem Atom an einzelne diskrete Energieniveaus
(Orbitale) gebunden ist, spalten sich diese Niveaus im Festkörper2 aufgrund der
elektrostatischen Wechselwirkung auf und verschmelzen zu breiten Energiebändern
(Abb.1.1). Elektronen im Festkörper können so kontinuierliche Niveaus innerhalb der
Energiebänder einnehmen.
Da Fermionen keinen Zustand einnehmen können, der bereits besetzt ist, werden für
T = 0K die zur Verfügung stehenden Energieniveaus sukzessive von unten besetzt.
Das höchste eingenommene Energieniveau definiert dann die Fermienergie. Für höhere
Temperaturen sind Niveaus unterhalb der so definierten Fermi-Grenze unbesetzt, die
Elektronen befinden sich, der Fermiverteilung folgend, teilweise in höheren Energieniveaus. Die Fermienergie wird daher allgemein als die Energie definiert, bei der die
Fermiverteilung den Wert 12 annimmt.
1
complementary metal oxid semiconductur. Der Name ergibt sich aus der Tatsache, dass in der
verwendeten Halbleitertechnolgie sowohl p-, als auch n-Dotierungen eingesetzt werden.
2
Festkörper bezeichnet im folgenden stets kristalline oder Polykristalline Festkörper, da sich
amorphe nicht mit einem so einfachen Modell beschreiben lassen.
4
1. Signalintegrität in gemischt analog-digitalen Mikrochips
Abbildung 1.1: Veranschaulichung des Bändermodells - Eingetragen sind die Fermienergie Ef , die Energielücke EG , die höchste Energie im Valenzband EV sowie die
niedrigste Energie im Leitungsband EC . [1]
Die Fermienergie zeichnet zwei Energiebänder aus: das erste tiefer liegende Band
(Valenzband) und das energetisch höher liegende Leitungsband. Elektronen, die
unterhalb der Fermienergie liegen, sind an ein Atom, und somit an einen Ort im
Kristall, gebunden. Elektronen, deren Energie die des Leitungsbandes erreicht, verhalten sich quasi frei. Sie sind aufgrund der Auslösearbeit im Festkörper gebunden,
in diesem jedoch beweglich. Die Leitfähigkeit in einem Festkörper wird zum einen
durch Elektronen im Leitungsband erzeugt, und zum anderen durch nicht besetzte
Energieniveaus im Valenzband (Löcher). Die Elektronendichte im Leitungsband und
die Dichte von nicht besetzten Energieniveaus im Valenzband ist somit ein Maß für
die Leitfähigkeit eines Kristalls.
Für Temperaturen über dem absoluten Nullpunkt hat die Lage von Valenz- und
Leitungsband zueinander einen entscheidenden Einfluss auf die Elektronendichte im
Leitungsband, und damit auf die Leitfähigkeit.
• Im Leiter liegt die Fermienergie in einem Energieband. Elektronen können
auch bei kleinen Energiegewinnen den Grundzustand verlassen und rufen so
die gute Leitfähigkeit hervor.
• Im Isolator liegt die Fermienergie zwischen zwei Bändern, so dass sich zwischen
Leitungs- und Valenzband eine Energielücke (EG ≥ 3eV ) befindet. Da ein
Elektron eine solche Energie nicht durch eine interne Anregung gewinnen kann,
ist das Leitungsband im Isolator leer, er ist elektrisch nicht leitfähig. (Bei
extremen Anregungsenergien wird aus dem Isolator ein Halbleiter, da dann
Elektronen in das Leitungsband angehoben werden.)
• Bei Halbleitern verhält es sich im Wesentlichen wie bei Isolatoren. Die Energielücke ist jedoch kleiner, so dass angeregte Elektronen in das Leitungsband
gelangen können. Bei Temperaturen um den absoluten Nullpunkt ist das
Leitungsband vollkommen leer, mit steigender Temperatur wächst aber die
Elektronendichte im Leitungsband, und der Halbleiter leitet. Zur Leitfähigkeit
tragen dann nicht nur die im Leitungsband befindlichen Elektronen bei, sondern
auch die an den Atomrümpfen entstandenen positiv geladenen Fehlstellen.
1.1. CMOS Grundlagen
5
Um die Leitfähigkeit im Halbleiter einzustellen, wird dieser dotiert, d.h. es werden
Fremdatome in den Kristall eingebracht. Auf diese Weise wird die Fermienergie
verschoben, und entweder eine Leitfähigkeit im Leitungsband durch Elektronen, oder
im Valenzband durch Fehlstellen erzeugt.
Zur Dotierung können Materialien zum Einsatz kommen, die ein Elektron ins Leitungsband abgeben (Donator), oder solche, die eine Fehlstelle im Kristall erzeugen
(Akzeptor). Donator- und Akzeptoratome unterscheiden sich in der Elektronenkonfiguration auf der äußersten Schale, erstere tragen ein Elektron mehr, letztere ein
Elektron weniger als der Halbleiter in der äußersten, für die Atombindung verantwortlichen Schale.
Im Fall von Donatoren spricht man von einem n-Halbleiter, die Leitfähigkeit wird
von Elektronen im Leitungsband erzeugt. Da mehr Elektronen als Fehlstellen im
Kristall vorhanden sind, bezeichnet man erstere als Majoritätsladungsträger, letztere
als Minoritätsladungsträger. Ist mit Akzeptoren dotiert worden, bilden die Fehlstellen
die Majorität, die Leitfähigkeit wird von ihnen erzeugt, man spricht von einem
p-Halbleiter.
Die Ladungsträgerbeweglichkeit in n-Halbleitern ist ca. vier bis fünf mal so groß wie
die in p-Halbleitern, da die effektive Masse der Löcher im Valenzband größer ist als
die der Elektronen im Leitungsband. (Anschaulich müssen diverse Elektronen im
Valenzband bewegt werden, um ein Loch im Gitter zu verschieben.)
1.1.2
Der pn-Übergang
Ist ein Halbleiter so dotiert, dass es einen direkten Kontakt zwischen p- und ndotierten Bereichen gibt, spricht man von einem pn-Übergang (Diodenanordnung).
In diesem Fall diffundieren die Majoritätsladungsträger aufgrund des Konzentrationsgefälles in den jeweils anderen Teil. Daher baut sich ein elektrisches Potential
auf, das der Diffusion entgegenwirkt (Diffusionsspannung). Der Diffusionsstrom wird
durch den vom Feld erzeugten Driftstrom kompensiert und es baut sich eine Zone
auf, die frei von beweglichen Ladungsträgern ist (Verarmungszone, Depletionszone).
Abbildung 1.2: pn- Übergang [6]
Wenn der p-dotierte Bereich auf einem tieferen Potential liegt, als der n-Bereich,
dann wird die Diffusionsspannung verstärkt, und die Verarmungszone wächst3 . Es
handelt sich um den Sperrfall, ein Stromfluss ist nicht möglich.
3
dieser Effekt wird in Halbleiterdetektoren genutzt, um die aktive Zone zu vergrößern
6
1. Signalintegrität in gemischt analog-digitalen Mikrochips
Wird die externe Spannung entgegengesetzt gepolt, dann wird das Diffusionspotential
abgebaut und ein Stromfluss durch den pn-Übergang ist möglich. Da die Dichte der
freien Ladungsträger einer Fermiverteilung folgt, hat der Stromfluss in Abhängigkeit
des Potentiales V einen exponentiellen Verlauf:4
qV
ID ∝ e kT − 1
(1.1)
Im Sperrfall wirkt die Verarmungszone wie die Isolatorschicht in einem Plattenkondensator (Sperrschichtkapazität), so dass die Diode in diesem Fall als spannungsabhängige
Kapazität wirkt:5
!−1/2
Uext
A
(1.2)
CD = 0 R = AC0 1 −
xd
UDif f
Dieses Ergebnis gilt für einen abrupten pn-Übergang, in der Realität ist der Übergang
vom p- in den n-dotierten Bereich weich, der Betrag des Exponenten in Gl.1.2 ist
dann kleiner als hier angegeben.
Die Tiefe der Depletionszone, und mit ihr die Kapazität eines pn-Übergangs (Sperrschichtkapazität), folgt also in Abhängigkeit der angelegten Spannung einer Funktion
1
der Form √a−x
.
1.1.3
Der Feldeffekttransistor (FET)
Um einen MOSFET herzustellen, wird auf ein Halbleiterbasismaterial (Substrat oder
Bulk ), welches p- oder n-dotiert ist, eine Elektrode aufgebracht (Gate). Diese ist
durch eine dünne isolierende Schicht (i.d.R SiO2 ) vom Substrat getrennt.
Unmittelbar neben der Gate-Elektrode werden zwei zum Substrat komplementär
dotierte Bereiche erzeugt (Drain und Source - Abb. 1.3).
Abbildung 1.3: n-Kanal MOSFET, W und L bezeichnen die Breite und Länge des
Kanals,die Indizes die Dotierungsstärke. [6]
Ein stark p-dotierter Substratanschluss (Bulk) ermöglicht eine ohmsche Verbindung
vom Halbleiter zu einem Metall. Die Ausbildung einer Schottky-Barriere wird durch
die starke Dotierung und eine geschickte Wahl des Metalls vermieden. Nötig ist der
Substratkontakt, um das Substrat auf ein festes Potential legen zu können.
4
k: Boltzmannkonstante; T : Temperatur; q: Elementarladung
xd Dicke der Depletionszone; 0,R Dielektrizitätskonstanten; A Querschnittsfläche; C0 Einheitsflächenkapazität; Uext,Dif f externe und Diffusionsspannung
5
1.1. CMOS Grundlagen
7
Die Anschlüsse Source und Drain unterscheiden sich nur durch deren Beschaltung.
Das Potential von Drain und Source muss so liegen, dass die pn-Übergänge zum
Substrat nicht leiten. In der Regel schließt man Source und Substrat kurz. Durch
die Wahl des Arbeitspunktes wird sichergestellt, dass auch der pn-Übergang an der
Drainelektrode geschlossen bleibt.
Durch Anlegen einer Spannung zwischen Gate und Substrat6 ist es möglich, Minoritätsladungsträger aus dem Substrat an die dem Gate zugewandte Fläche zu saugen
(Kondensatoreffekt). Die Minoritätsladungsträgerdichte unter der Gate-Elektrode
ist abhängig von der Spannung zwischen Gate und Substrat. Wenn diese die Schwellenspannung UT h überschreitet, kommt es zur Typinversion (n-Halbleiter werden
p-leitend und umgekehrt) und es bildet sich ein leitender Kanal. Dieser Zustand wird
als starke Inversion bezeichnet.
Abbildung 1.4: n- Kanal MOSFET in Sättigung [6]
Über den Kanal fällt maximal die Sättigungsspannung UDSSat = UGS − UT h ab. Eine
über die Sättigungsspannung hinausgehende Spannung UDS bewirkt ein Abschnüren
des ausgebildeten Kanals (Pinch-Off - Abb.1.4). Die Spannungsdifferenz UDS −UDSSat
fällt über dem abgeschnürten Bereich ab, der Transistor ist in Sättigung.
Der Drainstrom ID ist in erster Näherung nicht mehr von UDS abhängig, wenn die
Sättigungsspannung erreicht ist:7
1
W
(UGS − UT h )2 = β (UGS − UT h )2
(1.3)
2L
2
Vernachlässigt wurde in Gleichung 1.3 ein zur Drain-Source-Spannung proportionaler
Term, der insbesondere bei Transistoren mit kurzen Kanälen relevant werden kann
(Kurzkanal-Effekte).
Je größer die Spannung UDS ist, desto stärker wird der Kanal abgeschnürt. Dies hat
eine Verringerung der effektiven Kanallänge L zur Folge (Kanallängenmodulation).
Außerdem kommt es in Abhängigkeit vom Drainpotential zur Ausbildung einer Depletionszone um den Kontakt herum. Diese unterstützt die Ausbildung des Kanals,
und die Schwellenspannung wird herabgesetzt (drain induced barrier lowering).
Da es zu diesen Effekten nur in der Umgebung der Drain-Elektrode kommt, ist ihre
Auswirkung umso schwächer, je Länger der Kanal eines Transistors ist.
MOS-Transistoren in starker Inversion, bei denen zwischen Drain und Source eine kleinere als die Sättigungsspannung anliegt, verhalten sich näherungsweise wie ohmsche
2
Widerstände (UDS
→ 0):
ID = µCOx
U2
W
ID = µCOx
(UGS − UT h ) UDS − DS
L
2
"
#
für UDS < UGS − UT h
(1.4)
6
Da in der Regel Substrat und Source auf dem gleichen Potential liegen, spricht man nicht von
der Gate-Substrat-, sondern von der Gate-Source-Spannung (UGS ).
7
µ Ladungsträgerbeweglichkeit; COx Gateoxidkapazität pro Einheitsfläche; β = µCOx W
L
8
1. Signalintegrität in gemischt analog-digitalen Mikrochips
Ist die Schwellenspannung gerade nicht überschritten, befindet sich der Transistor in
schwacher Inversion. Die vom Gate angezogenen Minoritätsladungsträger kompensieren die freien/überzähligen Bindungsstellen der Dotierungs-Atome. Der Drainstrom
wird nicht mehr durch Drift der Ladungsträger im elektrischen Feld, sondern durch
Diffusion verursacht. Er ist in diesem Subthreshold -Bereich exponentiell von der
Gate-Substrat-Spannung abhängig.
In der Regel werden MOSFETs in starker Inversion betrieben.
Wenn die Source eines nMOS-Transitors auf einem höherem Potential liegt, als das
Substrat, kommt es zum Substrateffekt (für pMOS auf einem tieferen Potential). Die
Schwellenspannung UT h steigt an, da die Potentialdifferenzen zwischen Gate und
Source sowie zwischen Gate und Substrat nicht mehr identisch sind.
1.1.3.1
Implementierung von MOSFETs in ICs
Da Mikrochips (Integrated Ciruits) in der Regel auf einem p-Halbleiter basieren8
(Substrat) ist es nicht ohne weiteres möglich p-Kanal MOSFETs (pMOS) zu realisieren. Diese benötigen ein n-dotiertes Basismaterial. Um dies zu ermöglichen, wird im
p-Substrat eine n-dotierte Wanne (n-Well ) erzeugt. In dieser n-Wanne werden dann
die Drain- und Source- Elektroden für den pMOS-Transistor implantiert (Abb. 1.5).
Abbildung 1.5: nMOS, pMOS im n-Well und nMOS im Triplewell
NMOS-Transistoren liegen in der Regel alle im gleichen Substrat, daher ist es oft
nicht möglich, den Substrateffekt zu vermeiden. Da pMOS-Transistoren in einer
Wanne liegen, ist es möglich für jeden Transistor das Substratpotential getrennt zu
definieren. Der Substrateffekt kann so vermieden werden.
Transistoren, die in eine Wanne eingebettet sind, haben keine ohmsche Verbindung
in das Chipsubstrat, diese abschirmende Wirkung einer Wanne wird in Kap. 1.3.2
untersucht.
Sowohl die Abschirmung, als auch die Möglichkeit den Substrateffekt zu umgehen,
machen es reizvoll, auch nMOS-Transistoren in Wannen zu platzieren.
Um dies zu realisieren, kann in aktuellen CMOS-Prozessen in das p-Substrat eine
tiefe n-Wanne (deep n-Well ; DNW) implantiert werden, in die eine p-Wanne eingebracht wird. Solche nMOS-Transistoren in tiefen n-Wannen werden als triple-Well
Transistoren bezeichnet9 .
8
Im Folgenden wird daher ein p-Substrat als Basismaterial angenommen.
Die Bezeichnung ergibt sich daraus, dass in dem Prozess drei verschiedene Wannen zur Verfügung
stehen: die n-Wanne, die tiefe n-Wanne sowie die in diese eingebettete p-Wanne.
9
1.1. CMOS Grundlagen
9
Um zu verhindern, dass sich Dioden von einer Wanne zum sie umgebenden Substrat
öffnen, muss gewährleistet sein, dass die n-dotierten Bereiche immer auf einem höherem Potential liegen, als die sie umgebenden p-dotierten Bereiche. Dies wird meist
erreicht, indem das Chipsubstrat und die p-Wanne mit dem kleinsten, die n-Wannen
mit dem größten zur Verfügung stehenden Potential verbunden werden.
1.1.3.2
Das Kleinsignalmodell eines MOSFETs
Um die Übertragungsfunktion einer Schaltung zu ermitteln, nutzt man häufig ihr
Kleinsignalersatzschaltbild. Eventuell nichtlineares Verhalten muss sich dabei im
betrachteten Arbeitsbereich gut durch lineares Verhalten annähern lassen.
In Sättigung treten neben dem Ausgangswiderstand rDS im MOSFET diverse Kapazitäten parasitär in Erscheinung. Den größten Effekt hat dabei die Gate-SourceKapazität CGS , die die Gate-Kanal-Kapazität beinhaltet.
Ohne parasitäre Effekte wäre die Ersatzschaltung für einen MOSFET in starker
Inversion eine ideale Stromquelle. Mit den beschriebenen parasitären Größen ergibt
sich folgendes Kleinsignalersatzschaltbild:
Abbildung 1.6: nMOS Schaltsymbol mit Kleinsignalersatzschaltbild
Hierbei ist gm die Steigung der Eingangskennlinie ID (UGS ), im betrachteten Kleinsignalbereich (Transkonduktanz):
gm =
q
∂ID
W
= µCOx
(UGS − UT h ) = β (UGS − UT h ) = 2βID
∂UGS
2L
(1.5)
Die Gate-Source-Kapazität wird berechnet, indem über alle Ladungsträger im Kanal
integriert wird:
2
dQ = W Q(l)dl ⇒ QKanal = W LCOx (UGS − UT h )
3
Sie beträgt also:
CGS =
∂QKanal
2
= W LCOx
∂UGS
3
(1.6)
In Sättigung wird die Gate-Drain-Kapazität CGD von der Überlappung zwischen der
Gate- und der Drain-Elektrode erzeugt. In der Regel sind die Überlappkapazitäten,
die das Gate zu Drain und Source bilden kann, vernachlässigbar klein.
10
1.1.4
1. Signalintegrität in gemischt analog-digitalen Mikrochips
Eigenschaften des Substrats
Die Struktur der Dotierung des Basismaterials hat entscheidenden Einfluss auf das
Übersprech-Verhalten eines Mikrochips.
Eine schwache Dotierung an der Oberfläche eines Mikrochips ist notwendig, um den
Einfluss des Substrateffektes klein zu halten und um die Schwellenspannung für die
Transistoren gut modellieren zu können.
Es werden zwei verschiedene technologische Ansätze bei der Waferherstellung verfolgt.
Zum einem stark dotierte, also niederohmige Wafer mit einer epitaktisch aufgewachsenen, schwach dotierten Schicht (Epi-Layer ) (Abb. 1.7).
Zum anderen Bulk-Wafer, die über das gesamte Volumen schwach dotiert, und damit
hochohmig sind. Einige dieser Prozesse sehen eine stark p-dotierte Schicht unter
der Oberfläche vor (burried p+ Layer ), um eine niederohmige Bulkkontaktierung zu
gewährleisten.
Abbildung 1.7: Wafer mit (links) und ohne Epi-Layer (rechts)
Der in Abbildung 1.7 angegebene Substratwiderstand ist der Kehrwert der LeitL
fähigkeit σ des Substratmaterials. Über den Zusammenhang R = σ1 A
lässt sich
beispielsweise der ohmsche Widerstand eines Würfels mit der Kantenlänge L = 1µm
berechnen: R = 100kΩ. Die Bezeichnungen nieder- und hochohmig sind also nicht
nur relativ zu einander zu verstehen.
1.1.4.1
Substratwiderstand in Wafern mit Epilayer
Da der Widerstand unter dem Epilayer, im Vergleich zum Widerstand an der Substratoberfläche, verschwindend gering ist, wirkt das Substrat dort als gemeinsamer
Knoten für alle Signale, die vom Epilayer in den niederohmigen Bereich gelangen.
Das niederohmige Substrat unter dem Epi-Layer kann in Näherung als Kurzschluss
betrachtet werden (Abb. 1.8, links).
Wenn die Rückseite des Wafers kontaktiert und extern auf das Substratpotential
gelegt werden kann, wirkt sich die gute Leitfähigkeit positiv aus. In diesem Fall
werden Störungen niederohmig abgeführt und der Widerstand von einem störendem
Knoten (Sender) zu einem hierdurch gestörten Knoten (Empfänger) ist proportional
zur Entfernung.
Ohne einen Kontakt auf der Rückseite des Wafers kommt es zu starkem Übersprechen.
Der geringe Substratwiderstand bewirkt dann, dass der Abstand zwischen Sender
und Empfänger nur noch einen minimal mildernden Einfluss auf die Übersprechempfindlichkeit hat.
1.1. CMOS Grundlagen
11
Abbildung 1.8: Widerstände im Wafer mit (links) und ohne Epilayer (rechts)
Der Widerstand REpi ist der elektrische Widerstand von der Substratoberfläche durch
das Epilayer in den niederohmigen Bereich. Rd ist der vom Abstand d abhängige
Widerstand im Epi-Layer zwischen Sender und Empfänger. Diese beiden Widerstände
sind aufgrund der komplizierten Geometrie nicht auf einfache Weise analytisch zu
bestimmen.
Wenn die Leitfähigkeiten in Epi-Layer und Substrat bekannt sind, kann folgende
Überlegung angeführt werden:
Der vom Abstand d abhängige Widerstand zwischen Sender und Empfänger durch
das Epi-Layer ist verglichen zum Widerstand im Substrat groß. Er ist auch groß gegen
den Widerstand von einem der Knoten in das Substrat (REpi ). Um den Widerstand
zwischen den beiden Knoten zu ermitteln, genügt es also, die Reihenschaltung der
beiden Widerstände REpi zu betrachten. Es gilt immer:
RGesamt ≤ 2REpi
(1.7)
In [20] beschriebene Messungen bestätigen dies.
1.1.4.2
Substratwiderstand in Wafern ohne Epilayer
Wafer ohne Epilayer, aber mit burried p-Layer, verhalten sich ähnlich wie Wafer mit
Epilayer: Störungen werden im burried p-Layer kurzgeschlossen. Wie beim EpilayerWafer ist eine gute Kontaktierung des stark dotierten Bereiches unerlässlich zur
Unterdrückung von Übersprechen, andernfalls wird das Störsignal im niederohmigen
p-Layer auf den gesamten Chip verteilt. Die Kontaktierung fällt in diesem Fall aber
schwer, da das burried p-Layer nicht durch einen Rückseitenkontakt angeschlossen
werden kann.
Um die niederohmige Verbindung in Prozessen mit burried p-Layer zu unterbinden,
steht häufig eine shallow trench isolation (STI) zur Verfügung. Bei der STI wird der
burried p-Layer zwischen zwei Baugruppen unterbrochen, indem das Substratmaterial durch einen Ätzvorgang entfernt wird, der entstandene Graben wird mit SiO2
aufgefüllt.
Bei Wafern ohne Epilayer und ohne burried p-Layer ist ein Kontakt auf der Rückseite
wirkungslos, solange nicht der Abstand vom Störer zum Empfänger deutlich größer
als die Waferdicke TBulk ist. Die Trennung von Sender und Empfänger ist aufgrund
des hohen Widerstandes gut und abhängig von der Entfernung.
12
1.1.5
1. Signalintegrität in gemischt analog-digitalen Mikrochips
Planung und Umsetzung einer Schaltung auf einem IC
Um einen Schaltkreis auf einem Chip realisieren zu können, muss es möglich sein,
die auf dem Wafer platzierten Transistoren leitend miteinander zu verbinden. Dies
geschieht auf mehreren Metallisierungsebenen, die auf das Silizium aufgebracht werden und beispielsweise mit SiO2 voneinander isoliert sind.10
Beim Entwurf einer Schaltung, die in Form eines Mikrochips umgesetzt werden soll,
hat man Einfluss auf die Breite W und die Länge L der eingesetzten Transistoren und
kann die Schaltung mit diesen optimieren. Auf weitere Transistorparameter hat man
in der Regel kaum Einfluss, da sie bereits durch den Herstellungsprozess festgelegt
sind.
Um eine entworfene Schaltung auf einem Mikrochip herstellen zu können, ist es notwendig, den Schaltplan physisch umzusetzen. Hierzu wird das Layout des Mikrochips
erstellt, indem wie auf einer Landkarte festgelegt wird, wie Dotierungen und Metalle
relativ zueinander liegen.
Abbildung 1.9: Die Metallisierungsebenen im Layout dieses D-Flip-Flops aus 34
MOSFET sind durch die schraffierten Flächen dargestellt.
Beim Layout sind diverse Randbedingungen, die durch den Herstellungsprozess festgelegt werden, zu beachten (Design-Regeln). Beispielsweise kann durch Einschränkungen
in der Lithographie nur bei Einhaltung gewisser Mindestabstände eine Isolierung
zweier Bereiche gewährleistet werden.
Der Layoutvorgang von digitalen Schaltungen mit standardisierten Transistorgeometrien ist in vielen Fällen automatisierbar. Das Layout von analogen Schaltungen
hingegen muss in der Regel manuell durchgeführt werden (full custom design), um
die Geometrie der Transistoren und die Lage der Signalleitungen unter Kontrolle zu
haben, sowie um parasitäre Effekte zu minimieren.
Um bereits vor Produktion eines Mikrochips sicher sein zu können, dass er die an
ihn gestellten Anforderungen erfüllt, werden begleitend zur gesamten Entwurfsphase
Simulationen durchgeführt.
10
Eine Zusammenfassung der mechanischen und chemischen Fertigungsschritte eines ICs findet
sich in [9]
1.2. Kapazitives Übersprechen
13
Es existieren verschiedene Modelle zur Simulation integrierter Schaltkreise, die sich
in der Detailliertheit der Beschreibung von Effekten höherer Ordnung und damit in
der Genauigkeit und dem Rechenaufwand unterscheiden (z.B. EKV-Modell, MOSModell11, BSim). Grundlage der Simulationen sind neben analytischen Funktionen,
wie sie in den vorangegangen Kapiteln dargelegt wurden, empirische Daten.
Dies ermöglicht es, das Verhalten komplexer Schaltungen unter Einbeziehung der
meisten Randeffekte vorherzusagen.
Bei der Wahl der Simulation ist zu berücksichtigen, ob digitale oder analoge Schaltungen entwickelt werden. Letztere erfordern in der Regel eine höhere Genauigkeit.
1.2
Kapazitives Übersprechen
Während in analogen Schaltungen vor allem der absolute Spannungspegel von Interesse ist, wird in digitalen Schaltungen im Wesentlichen betrachtet, wie der Pegel relativ
zu einer Schaltschwelle liegt. Somit ist ein digitales System, das nur zwischen zwei
Zuständen unterscheidet, weniger anfällig für Störungen an den Ausgangssignalen als
ein analoges, bei denen ein kontinuierliches Ausgangsspektrum betrachtet wird.
Um dem Ausgangssignal einer analogen Schaltung möglichst viel Information entnehmen zu können, ist es notwendig, dem Signal überlagerte Störungen zu minimieren.
Die Ursachen für elektronisches Rauschen werden daher detailliert untersucht. Jedoch sind Schrot-, thermisches- und 1/f -Rauschen nicht die einzigen Effekte, die die
Signalqualität negativ beeinflussen. Insbesondere auf Mikrochips, die digitale und
analoge Schaltungen ineinander vereinen, sind die durch Übersprechen erzeugten
Effekte auf die Signalqualität nicht zu vernachlässigen.
Die hier angeführte Trennung von digitalen und analogen Schaltungen wird mit zunehmender Taktrate der digitalen Systeme unschärfer. Oft wird dazu übergegangen,
rein digitale Schaltungen durch Techniken aus der analogen Schaltungstechnik zu
erweitern, da nur so hohe Taktfrequenzen erreicht werden können. Ein Nebeneffekt
dieses Trends ist, dass digitale und gegen Störungen recht unempfindliche Schaltungen
nun auch sensibel auf Störungen reagieren können.
Die Frage, wie durch Übersprechen erzeugte Störungen minimiert werden können,
betrifft also keinesfalls nur Anwendungen, in denen digitale und analoge Schaltungen
auf einem Mikrochip vereint werden, sondern ebenso rein digitale Schaltungen, die
mit hohen Taktfrequenzen arbeiten sollen.
Resistives Übersprechen kann einfach unterdrückt werden, indem ohmsche Verbindungen zwischen einem störenden und einem gestörten Element vermieden werden.
Daher ist die Hauptursache für Übersprechen zwischen zwei Baugruppen auf einem
Mikrochip in der Regel die kapazitive Kopplung zwischen den Elementen.
Benachbarte Leiterbahnen sind kapazitiv, in Abhängigkeit von der Strecke, die sie
nebeneinander herlaufen, aneinander gekoppelt. Diese Kopplung kann sehr stark werden, da Leiterbahnen unter Umständen sehr nah beieinander liegen (nebeneinander
bis unter 240nm Abstand, übereinander einige µm). Sie kann aber auch ohne viel
Aufwand minimiert werden, indem man große Abstände zwischen den Leiterbahnen
vorsieht und vermeidet, dass Leitungen über lange Strecken parallel zueinander
laufen. Zur weiteren Verbesserung ist es möglich, zwischen zwei Leitungen, die nicht
kapazitiv aneinander koppeln sollen, eine weitere zur Abschirmung zu platzieren
(Guard-Trace). In einigen Fällen kann es sinnvoll sein, besonders sensible Leiterbahnen in alle Richtungen durch Guard-Traces abzuschirmen, so dass eine Struktur wie
bei einem Koaxialkabel entsteht.
14
1. Signalintegrität in gemischt analog-digitalen Mikrochips
Neben der kapazitiven Kopplung zwischen zwei Leiterbahnen tritt eine kapazitive
Kopplung der Leiterbahnen an das darunter liegende Substrat auf. Da Leiterbahnen
auf dem Substrat aufgebracht werden, liegen sie über die volle Länge parallel zu
diesem, außerdem kann der Abstand zwischen einer Leitebahn und dem Substrat
nur eingeschränkt vergrößert werden. Aus diesen beiden Gründen ist die Kopplung
in das Substrat in der Regel bedeutender als die direkte Kopplung zwischen zwei
Leiterbahnen. Ein großer Abstand zwischen Leiterbahn und Substrat kann die Stärke der Kopplung verringern, sie jedoch nie gänzlich eliminieren. Gelegentlich führt
man unter einer Leitung, die vom Substrat entkoppelt werden soll, eine n-Wanne.
Der entstehende gesperrte pn-Übergang verringert das kapazitive Einkoppeln von
Störungen in das Substrat.
Abbildung 1.10: Kapazitive Kopplung zwischen Leitern und Substrat
Wie aus Abbildung 1.10 ersichtlich ist, wirkt das Substrat als Sammelstelle und
Verteiler für Störungen, was es besonders wichtig macht, das Substratpotential stabil
zu halten, um Störungen im Substrat niederohmig vom Chip zu leiten.
Die Induktivität und der ohmsche Widerstand, die durch die Kontaktierung des Chips
über die externen Anschlüsse mittels Bump- oder Wirebonding11 entstehen, wirken
sich hier negativ aus. Fluktuationen im Substratpotential können nicht beliebig gut
vom Chip abgeführt werden.
Sowohl durch Guard-Traces, als auch durch große Abstände zwischen Leiterbahnen
kann die kapazitive Kopplung verkleinert werden, jedoch ist dies immer von einem
großen Platzaufwand begleitet. Insbesondere in Detektorausleseelektronik ist aber
die für Schaltungen benötigte Fläche oft ein ebenso wichtiger Faktor wie die Störempfindlichkeit, da sie durch die Pixelgröße eines Detektors limitiert ist.
Die pn-Übergänge um die Drain- und Sourceanschlüsse eines Transistors bewirken
eine kapazitive Kopplung der Elektroden an das Substrat (Sperrschichtkapazität).
Wie in Kapitel 1.1.2 beschrieben wurde, ist die Größe der Kapazität abhängig von
der zwischen den p- und n-dotierten Bereichen anliegenden Spannung, sie variiert
also bei jeder Potentialänderung an den Elektroden. Diese Sperrschichtkapazitäten
bewirken, dass Transistoren Störungen im Substrat erzeugen, oder Substratstörungen aufnehmen. Da die Größe der Kapazitäten an den Elektroden nicht minimiert
werden kann, erzeugen Schaltvorgänge in Transistoren oft die größten Störungen im
Substrat. Insbesondere einfache logische Gatter erzeugen große Störungen, da sich
die Potentiale an Drain und Source stark ändern (i.d.R von 0V bis vdd).
Es wird daher versucht, logische Schaltungen zu entwerfen, bei denen extreme Potentialwechsel vermieden werden.
11
siehe Kap. 2.2
1.3. Strukturen zum Unterdrücken von
Übersprechen
15
Eine Möglichkeit, Transistoren so zu konstruieren, dass sie möglichst wenig Störungen
aufnehmen und erzeugen, wird in Kapitel 1.3.2 beschrieben.
1.3
Strukturen zum Unterdrücken von
Übersprechen
Drei verschiedene Ansätze zur Unterdrückung von Übersprechen können verfolgt
werden. Es kann entweder versucht werden, die Einkopplung von Störsignalen in das
Substrat oder die Auskopplung von Störungen aus dem Substrat in Schaltungen zu
vermeiden. Zusätzlich besteht die Möglichkeit, die Ausbreitung von Störsignalen im
Substrat zu behindern.
1.3.1
Guard-Ringe
Abbildung 1.11: Darstellung eines T-Netzwerkes aus Widerständen mit den Endwiderständen Rend (links) durch den effektiven Widerstand Ref f (rechts)
Betrachtet man das in Abbildung 1.11 links dargestellte T-Netzwerk aus Widerständen, erkennt man zwei kaskadierte Spannungsteiler:
UM = UA ·
REnd
R3
und UB = UM ·
R1 + R3
R2 + REnd
(1.8)
Die Spannung im Punkt B läßt sich also berechnen zu:
UB = UA ·
R3
REnd
·
R1 + R3 R2 + REnd
(1.9)
In der Darstellung mit einem das T-Netzwerk ersetzenden effektiven Widerstand
Ref f gilt:
REnd
UB = UA ·
(1.10)
Ref f + REnd
Also beträgt der effektive Widerstand:
Ref f =
R1 R2 + R1 REnd + R2 R3
R3
(1.11)
Gleichung 1.11 macht deutlich, dass es möglich ist, den effektiven Widerstand zwischen zwei Punkten A und B im Substrat beliebig groß werden zu lassen, wenn man
einen dazwischen liegenden Punkt niederohmig an ein externes Potential anbindet
(R3 → 0).
16
1. Signalintegrität in gemischt analog-digitalen Mikrochips
Ein Versuch, dies zu erreichen, wird durch den Einsatz von Guard-Ringen unternommen. Ein Guard-Ring ist ein hochdotierter Bereich im Substrat, der niederohmig
angeschlossen ist.
Ein stark p-dotierter Bereich (p-Guard-Ring) kontaktiert das p-Substrat resistiv, ein
n-Guard-Ring aufgrund des entstehenden gesperrten pn-Überganges kapazitiv.
Wegen der geringen Tiefe, mit der Dotierungen eingebracht werden, kann ein GuardRing nur Ströme an der Oberfläche des Substrats unterbinden. Da die Ausbreitung
von Störungen in einem Wafer mit Epi-Layer vornehmlich in den tieferen Regionen
stattfindet, ist zu erwarten, dass die Wirkung eines Guard-Ringes hier deutlich
schwächer ausfällt, als in einem Wafer ohne Epi-Layer. [20]
Abbildung 1.12: n+ und DNW Guard-Ringe mit p+ Sender und Empfänger [5]
Der gesperrte pn-Übergang eines n-Guard-Ringes kann lediglich von Elektronen von
p nach n passiert werden (Minoritätsladungsträger). Diese tragen im p-Substrat aber
nur wenig bzw. gar nicht zum Stromfluss bei, da sie schnell rekombinieren und einen
Platz im Gitter einnehmen. Sinnvoll ist der Einsatz von n-Guard-Ringen daher nur,
wenn zu erwarten ist, dass die Minoritätsladungsträger nicht schnell rekombinieren
können. Dies ist der Fall, wenn die Minoritätsladungsträgerdichte stark ansteigt, wie
es in direkter Umgebung eines Störers der Fall sein kann. Es wird daher empfohlen,
n-Guard-Ringe in der direkten Umgebung des Senders zu platzieren, um eine maximale Wirkung zu erzielen. [10]
Da n-Guardringe für Majoritätsladungsträger wie eine Isolierung wirken, verlängern
sie den Kopplungspfad im Substrat (Abb.1.13). Positiv wirkt sich hierbei aus, dass
ein eventuell vorhandenes burried-p-Layer unterbrochen wird, und dass bei Anlegen
einer großen positiven Spannung gegen das Substrat die Depletionszone weit in das
Substrat hineinwächst.
Abbildung 1.13: Verlängerung des Kopplungspfades mit n-Guard-Ringen [2]
1.3. Strukturen zum Unterdrücken von
Übersprechen
17
Der Guard-Ring wirkt also auch in einer deutlich größeren als der reinen Dotierungstiefe. Die Dotierungstiefe selbst kann durch den Einsatz einer tiefen N-Wanne als
Guard-Ring vergrößert werden.
Während n-Guard-Ringe also vor allem den Kopplungspfad verlängern, tragen pGuard-Ringe zu einer niederohmigen Anbindung des Substrates an ein externes
Potential bei (i.d.R. GND). Da im Substrat zur Latch-Up12 -Vermeidung p-dotierte
Kontakte eingebracht werden müssen, bietet es sich an, diese zu vollständigen pGuard-Ringen zu erweitern, um die Störung aus dem Substrat mit einem minimalen
Widerstand abzuleiten. Auch bei p-Guard-Ringen ist es sinnvoll, den Abstand zum
Störer oder zum Empfänger klein zuhalten, da sie wie erwähnt nur Oberflächenströme
beeinflussen können.
Abbildung 1.14: p+ Guard-Ring [5]
Neben der Möglichkeit, jede Baugruppe auf einem Mikrochip mit einem Guardring
zu umgeben, ist es auch möglich, lediglich eine digitale von einer analogen Region
mit einem einzelnen Guard-Ring oder einer Kombination verschiedener Guardringe
zu trennen. Da dies den geringsten Aufwand und Platz erfordert, wird meist dieser
Weg gewählt.
12
Ein Effekt, bei dem parasitäre bipolare Transistoren in einen leitenden Zustand versetzt werden,
siehe [17]
18
1.3.2
1. Signalintegrität in gemischt analog-digitalen Mikrochips
Triple-Well-Abschirmung
Die entkoppelnde Wirkung einer tiefen n-Wanne wurde bereits erwähnt und soll hier
genauer beschrieben werden.
Abbildung 1.15: Kapazitive Kopplung von p- (links) und nMOS-Transistoren (rechts)
an das Substrat
Die Kopplung eines MOS-Transistors an das ihn umgebende Silizium erfolgt kapazitiv
in Gate, Drain und Source (Abb. 1.15). Bei einem Schaltvorgang am Gate wird
ein Kanal aus Minoritätsladungsträgern erzeugt oder vernichtet, zusätzlich variiert
die Größe der Sperrschichtkapazitäten an den Elektroden. Daher kommt es zu Verschiebungsströmen im Substrat. Wenn der Transistor nicht in einer Wanne liegt,
propagieren die erzeugten Fluktuationen im Substratpotential, durch den Substratwiderstand gehemmt, über den Chip.
Da pMOS-Transistoren in einer n-Wanne liegen, sind die eingekoppelten Störungen
kapazitiv vom Chip-Substrat getrennt. Zusätzlich werden sie über den Anschluss des
n-Wells niederohmig abgeführt. Betrachtet man das Kleinsignal-Ersatzmodell (Abb.
1.15, links) für die Kopplung von Störsignalen im pMOS-Substrat, erkennt man den
frequenzabhängigen Spannungsteiler, der niederfrequente Störungen an das Potential
der p-Wanne abführt, hochfrequente jedoch in das Chipsubstrat einkoppeln lässt.13
Abbildung 1.16: Kapazitive Kopplung von nMOS-Transistoren im DNW an das
Substrat
Für nMOS-Transistoren im Triple-Well ergibt sich ein ganz ähnliches Bild. Das
Transistor-Substrat und die tiefe n-Wanne bilden einen frequenzabhängigen Spannungsteiler. Ebenso bildet die n-Wanne mit dem Chip-Substrat einen frequenzabhängigen Spannungsteiler. Insgesamt liegt also zwischen der am Transistor erzeugten
13
Die Grenzfrequenz ist abhängig von der Kapazität zwischen Well und Substrat, also auch von
den Dotierungsprofilen, so dass keine allgemein gültige Aussage hierzu getroffen werden kann.
1.3. Strukturen zum Unterdrücken von
Übersprechen
19
Störung und dem Substrat ein Hochpass zweiter Ordnung. Niederfrequente Störsignale sind somit gut vom Substrat entkoppelt, hochfrequente dagegen schlechter.14
Die Übertragungsfunktion von einer tiefen n-Wanne in einen Wafer mit Epi-Layer
wird in [18] bestimmt, sie würde die Simulation und damit die Vorhersage der Einkopplung erlauben.15 Allerdings ist hierfür die Kenntnis der parasitären Kapazitäten
notwendig, was eine Analyse des Layouts voraussetzt und somit sehr aufwendig ist.
Neben der Erzeugung von Störungen im Substrat durch Transistoren ist es wichtig
zu verstehen, wie Transistoren auf Störungen im Substrat reagieren. Da Ein- und
Auskopplung in das Transistor-Substrat auf dem gleichen Pfad geschehen, kann davon
ausgegangen werden, dass sich Wannen in beiden Fällen ähnlich auswirken.
MOS-Transistoren reagieren sehr empfindlich auf Störungen im Substratpotential, da
der fließende Drainstrom durch die Spannung zwischen Gate und Substrat gesteuert
wird. Die Einkopplung von Störungen in Drain und Source ist von untergeordneter
Bedeutung, da der Drainstrom idealer Weise unabhängig von der Spannung an Source
und Drain ist.
14
Der Hochpass wird jedoch niederohmig umgangen, wenn Schaltungsmasse und Substratmasse
auf dem Chip verbunden werden, dies ist daher zu vermeiden. Siehe 1.3.3
15
Für Prozesse mit Epi-Layer wird auch gezeigt, dass der durch eine tiefe n-Wanne erzeugte
Hochpass ab seiner Grenzfrequenz als hochfrequenter Kurzschluss wirkt. Die Abschirmung mit der
tiefen n-Wanne ist dann schlechter als ohne, da durch diese der Restwiderstand des Epi-Layers
verringert wird.
20
1.3.3
1. Signalintegrität in gemischt analog-digitalen Mikrochips
Kontaktierung von Substrat und Guard-Ringen
Bei der Platzierung von Leiterbahnen ist besonderes Augenmerk auf die Leitungen
zu richten, die Störungen niederohmig vom Chip führen sollen. Dies sind neben dem
Substratpotential die Versorgungsspannungen.
Digitale Schaltvorgänge können Spannungsabfälle auf der Versorgungsspannung
oder ein Ansteigen des Massepotentiales zur Folge haben. Zudem kann es an den
Drain-Elektroden beim Umschalten zu Ladungsträgerinjektion durch die spannungsabhängigen Sperrschichtkapazitäten in das Substrat kommen.
Analoge Schaltungen erzeugen in der Regel weniger Störungen im Substrat als digitale,
da getaktete Spannungsänderungen hier nicht vorgesehen sind.
Wenn auf einem Chip sowohl digitale, als auch analoge Komponenten untergebracht
sind, trennt man in der Regel zwischen digitalen und analogen Versorgungsspannungen, um ein Übersprechen von der digitalen in die analoge Domäne über die
gemeinsamen Leitungen zu verhindern (Abb. 1.18).
Die externe Kontaktierung des Chips limitiert durch die parasitäre Induktivität der
Bump- oder Wire-Bonds die Möglichkeit, Störungen niederohmig vom Chip abzuführen. Es wird daher versucht, diese Induktivitäten so klein wie möglich zu halten.
Eine Induktivität L ruft eine Spannungsänderung gemäß ∆U = LI˙ hervor, diese
wirkt der Ursache des sich ändernden Stromes entgegen. Mit diesem Wissen kann
man unterscheiden zwischen positiven und negativen Effekten, die durch die Anschlussinduktivitäten hervorgerufen werden.
Die Anschlussinduktivitäten bewirken, dass schnelle Änderungen im Stromfluss, wie
sie beim Umschalten der Logikgatter auftreten, zu Störungen auf den Versorgungsspannungen führen. Dies ist ein unerwünschter Effekt. Wenn der Stromfluss zeitlich
konstant ist, wie es bei analogen Schaltungen in der Regel der Fall ist, wirken die
Anschlussinduktivitäten gemäß: I˙ = 0 ⇒ ∆U = 0 stabilisierend auf das Potential.
Die Einkopplung von Potentialstörungen außerhalb des Chips wird unterdrückt. Aus
diesem Grund können Leitungen, die auf dem Chip getrennt geführt werden, um ein
Übersprechen zu verhindern, außerhalb des Chips miteinander verbunden werden
(Abb.1.17).
Abbildung 1.17: Getrennte Versorgungsnetze können außerhalb des Mikrochips miteinander verbunden werden.
Um Störungen im Massepotential nicht auf das Substrat zu übertragen, kann es
sinnvoll sein, den digitalen oder analogen Masseanschluss nicht auf dem Chip mit
den Substratanschlüssen zu verbinden, sondern ein eigenes Substratnetz einzuführen. Um die entkoppelnde Wirkung eines Tripel-Wells zu nutzen, ist dies zwingend
notwendig.[7]
1.3. Strukturen zum Unterdrücken von
Übersprechen
21
Um einen Stromfluss im Substrat zu verhindern, muss das Substrat in einer digitalen
Region auf das gleiche Potential wie in einer Analogen gelegt werden. Es ist jedoch ungünstig, die digitalen und die analogen Substratanschlüsse auf dem Chip niederohmig
miteinander zu verbinden. In diesem Fall würden Störungen im Substrat, die im
digitalen Teil erzeugt werden, niederohmig in den analogen Teil geleitet, und es käme
so zu Übersprechen zwischen beiden Domänen. Eine Trennung der Substratnetze
auf dem Chip ist also genauso sinnvoll wie eine Trennung zwischen analogen und
digitalen Versorgungsspannungen.
Beim Anschließen der Guard-Ringe folgt man den gleichen Überlegungen, um keine
niederohmige Verbindung von einem störenden in einen sensiblen Bereich des Chips zu
erzeugen. Die optimale Lösung ist in jedem Fall ein eigenes Netz für jeden Guard-Ring,
mit einer Verbindung der Guard-Ringnetze außerhalb des Chips. Da dies häufig nicht
möglich ist, beschränkt man sich darauf, die Netze von Guard-Ringen in analogen
Regionen getrennt von denen in digitalen Regionen vom Chip zu führen. In diesem
Fall schließt man sie oft an das lokale Versorgungs- bzw. Substratnetz an.
Abbildung 1.18: Anschluss-Schema eines ICs zum Unterdrücken von Übersprechen
In Abbildung 1.18 ist ein idealisiertes Anschluss-Schema für einen Mikrochip dargestellt. Sämtliche Versorgungsleitungen sind zwischen digitaler und analoger Domäne
getrennt, gleiches gilt für die Substratkontakte. Diese sind zudem von der Schaltungsmasse getrennt um sicherzustellen, dass eine eventuell vorhandene Abschirmung
durch n- und p-Wannen effektiv wirken kann. Wenn Sender und Empfänger auf dem
Chip räumlich getrennt werden können, bietet sich eine zusätzliche Abschirmung
zwischen beiden Bereichen durch Guardringe an.
22
1. Signalintegrität in gemischt analog-digitalen Mikrochips
2. Entwurf des Testchips
Im Rahmen dieser Diplomarbeit soll die Auswirkung von digital erzeugtem Übersprechen auf in der Teilchenphysik benötige analoge Schaltungen untersucht werden.
Als Übersprechen erzeugende Strukturen (Sender) werden unterschiedlich aufgebaute
Zähler auf dem Chip platziert. Als Empfänger der erzeugten Störungen kommen
ladungsempfindliche Vorverstärker (charge sensitive amplifer - CSA) zum Einsatz.
Diese wurden ebenfalls in verschiedenen Konfigurationen auf dem Testchip implementiert.
Die Entscheidung, ladungsempfindliche Verstärker als Empfänger und Zähler als
Sender einzusetzen, wurde getroffen, um Übersprechen in einem anwendungsnahen
Szenario zu untersuchen. Beides sind Schaltungen, die auf Mikrochips zur Detekorauslese üblicherweise eingesetzt werden. Verschiedene Kombinationen aus Sendern
und Empfängern mit unterschiedlichen Abschirmtechniken wurden auf dem Testchip
implementiert, um bestimmen zu können wie Übersprechen am stärksten unterdrückt
wird.
Der Testchip wurde im L180 1P6M MM/RFCMOS Prozess von UMC [4] hergestellt,
bei der Schaltungssimulation kommt das Programm Spectre zum Einsatz. Die Simulationsgenauigkeit ist für digitale und analoge Anwendungen ausgelegt (mixed
mode).
In dem Prozess stehen insbesondere Triple-Well-Transistoren und Transistoren mit
verschiedenen Schwellenspannungen zur Verfügung. Durch den Einsatz von MetallIsolator-Metall-Kondensatoren ist es möglich, die Größe von Kapazitäten genau zu
definieren.
Die kleinste in diesem Herstellungsprozess realisierbare Struktur hat eine Länge von
L = 180nm und eine Breite W = 240nm. Es stehen 6 Metallisierungsebenen zur
Verfügung.
Der entworfene Testchip wurde auf einem Wafer ohne Epi-Layer sowie ohne burried
p-Layer hergestellt. Das Substrat ist mit 20Ω · cm hochohmig.
24
2.1
2. Entwurf des Testchips
Ladungsempfindliche Verstärker
Durchquert ein ionisierendes Teilchen die Depletionszone eines pn-Überganges, so
werden die entstehenden freien Ladungsträger von der Depletionsspannung abgesaugt.
Der entstehende Signalstrom IS wird von einem idealen CSA auf der Rückkoppelkapazität gesammelt, indem ein zur am Eingang deponierten Ladung proportionales
Ausgangssignal erzeugt wird.
Abbildung 2.1: Idealisierter CSA mit Detektor am Eingang (repräsentiert durch
das Ersatzschaltbild aus einer Stromquelle und der parasitären Kapazität des pnÜberganges CD )
Wie in Abbildung 2.1 dargestellt ist kann ein CSA realisiert werden, indem ein
invertierender Verstärker mit einer Kapazität
CF gegengekoppelt wird (Integrator).
R
Die gesamte erzeugte Ladung Q = IS (t) dt verteilt sich auf die Rückkoppel- und
die Detektorkapaziät:
Q = QD + QF
Das Ausgangssignal UOut eines Verstärkers mit der endlichen Leerlaufverstärkung A
errechnet sich dann mit:
UOut = −A · Uin und QD = Uin · CD sowie QF = (UOut − Uin ) · CF
zu:
Uout = Q
1+
1
A
· CF −
1
A
CD
≈
Q
CF
(2.1)
Die letzte Näherung gilt für hinreichend große Verstärkungen A.
2.1.1
Signalform
Die Anstiegszeit des Signals eines idealisierten CSA ist bei frequenzunabhängigen
Verstärkungen A nur bestimmt durch die Ladungssammlungzeit im Detektor. Diese
liegt typischerweise in der Größenordnung von 10ns. Bei einem realen CSA mit
endlicher Bandbreite ist die Anstiegszeit durch das Produkt aus Bandbreite und
Verstärkung (Gain-Bandwidth-Produkt - GBW) limitiert.
Es ist notwendig, parallel zur Rückkoppelkapazität eine Gleichstrom-Rückkopplung
(DC-Rückkopplung) zu implementieren. Diese stellt zum einen das Potential am
Eingang des CSA ein, welches andernfalls nicht definiert wäre, und zum anderen
bewirkt sie ein Zurücksetzten des Systems nach der Detektion eines Strompulses aus
dem Detektor.
Zwei verschiedene Ansätze für die DC-Rückkopplung können verfolgt werden.
2.1. Ladungsempfindliche Verstärker
25
Wenn die Zeitpunkte, zu denen ein Eingangspuls erzeugt wird, bekannt sind, kann
das System mit einem Schalter immer kurz vor einem Signal in den Ausgangszustand
gesetzt werden (Reset-Rückkopplung). Alternativ ist möglich, das Signal nach der
Auswertung mit einer Reset-Rückkopplung zu löschen.
In der Teilchenphysik wird aber in der Regel eine kontinuierliche Rückkopplung
vorgesehen, diese wird entweder durch einen Widerstand oder durch eine Stromquelle
realisiert.
Abbildung 2.2: von links: Reset-Rückkopplung, kontinuierliche Rückkopplung mit
resistiv reguliertem und mit konstantem Rückkopplungsstrom.
In jedem Fall ist bei der kontinuierlichen DC-Kopplung zu bedenken, dass immer ein
Strom vom Eingang zum Ausgang des Systems fließen kann. Da dies insbesondere
auch geschieht, während das Signal noch ansteigt, geht Ladung der Integration
verloren. Die maximal erreichte Ausgangssignalamplitude ist daher im kontinuierlich
DC-rückgekoppelten Fall immer kleiner als die theoretisch erwartete Amplitude
(ballistisches Defizit, Abb.2.3):
Uout =
QSignal − QV erlust
CF
(2.2)
Hierbei ist QV erlust = tt0rise IF (t)dt die während der Anstiegszeit trise als Rückkopplungsstrom IF abgeflossene Ladung.
R
Abbildung 2.3: Ausgangssignal eines CSA zur Illustration des ballistischen Defizites
26
2. Entwurf des Testchips
Eine resistive DC-Rückkopplung (Abb. 2.4, links) wird in der Regel mit einem
MOSFET im linearen Bereich realisiert, da große ohmsche Widerstände in CMOSProzessen mit großem Platzbedarf einhergehen. Um sicherzustellen, dass am Transistor immer eine wohldefinierte Gate-Source-Spannung anliegt, wird die Source des
Transistors mit dem Eingang des CSA verbunden. Dieser liegt auf einem nahezu
konstanten Potential. Die Polarität des zu erwartenden Eingangssignals legt fest, ob
ein n- oder ein pMOS genutzt wird. Um Nichtlinearitäten zu vermeiden, muss der
Transistor so dimensioniert werden, dass er den linearen Bereich nicht verlässt. Die
Sättigungsspannung muss also groß sein.
Da die Rückkoppelkapazität durch den Widerstand entladen wird, folgt die zur
Grundlinie zurücklaufende Flanke des Ausgangssignals einem exponentiellen Verlauf.
Abbildung 2.4: Resistive und lineare DC-Rückkopplung, mit den resultierenden
Ausgangssignalen.
Eine DC-Rückkopplung mit konstantem Strom kann durch einen in Sättigung betriebenen MOSFET erreicht werden (Abb. 2.4, rechts). Hier ist die Source an das
Ausgangssignal des CSA anzuschließen. Die Konstanz der Gate-Source-Spannung
kann durch einen Stromspiegel1 gewährleistet werden. Auch hier legt die Polarität des
zu detektierenden Signals fest, ob n- oder pKanal-MOSFETs zum Einsatz kommen.
Wenn kein Signal am CSA anliegt, befinden sich Ein- und Ausgang des CSA auf
dem gleichen Potential. Das Drain-Source-Potential verschwindet und der Transistor
befindet sich im linearen Bereich. Wenn ein Signal am CSA anliegt, werden Drainund Sourcepotential gegeneinander verschoben, nach Überschreiten der Sättigungsspannung lässt der Transistor den durch den Stromspiegel definierten Strom fließen.
Das Entladen der Rückkoppelkapaziät mit einem konstanten Strom hat ein lineares
Abnehmen des Ausgangssignales zur Folge. Für kleine Ausgangsamplituden befindet
sich der Rückkoppeltransistor jedoch im linearen Bereich, so dass das Ausgangssignal
in der Nähe der Grundlinie einem exponentiellen Verlauf folgt.
1
siehe Kap.2.3.2.1
2.1. Ladungsempfindliche Verstärker
27
Beim Einsatz einer linearen Rückkopplung ist die Entladezeit proportional zur maximalen Pulshöhe am Ausgang. Eine Messung der Zeit, die das Signal über einem
gewissen Schwellenwert liegt, kann so eine Aussage über die im Detektor deponierte
Ladung ermöglichen2 .
Außerdem ermöglicht die freie Wählbarkeit des Rückkoppelstromes, das Signal des
CSA zu formen. Daher kann auf einen pulsformenden Verstärker (Shaper) in der
Signalauslesekette verzichtet werden.
2.1.2
Die gefaltete Kaskode
Für den einfachen Verstärker ist die Verstärkung A gegeben durch:
A=
Uout
= gm · RI
Uin
(2.3)
√
Es sind: gm = 2βID die Transkonduktanz des Eingangstransistors (vgl. Kap.
1.1.3.2) und RI ∝ I1 die Parallelschaltung des Transistorausgangswiderstands zum
Innenwiderstand der Stromquelle.
Die Verstärkung ist inversproportional zur Wurzel aus dem fließenden Drainstrom.
Dieser ist jedoch nach unten beschränkt, da der Eingangstransistor in Sättigung
gehalten werden muss. Große Verstärkungen sind mit dieser Schaltung also nicht zu
erzielen. Die errechnete lineare Näherung für den ladungsempfindlichen Verstärker
(Gl. 2.1) ist dann nicht gültig.
Um große Verstärkungen zu erreichen, werden die eingesetzten Verstärkerstrukturen in
der Regel kaskodiert. Die Abhängigkeit der Verstärkung vom Ausgangswiderstand des
Eingangstransistors wird durch eine Kaskodierung aufgehoben, indem das Potential
am Drainanschluss stabilisiert wird. Es ist so möglich, Verstärkungsfaktoren von
einigen hundert zu erreichen.
Abbildung 2.5: Dargestellt sind Schaltbilder von typischen Verstärkerschaltungen,
links ein einfacher invertierender Verstärker, rechts zwei kaskodierte Strukturen
(teleskopisch und gefaltet). Die Stromquellen werden durch ein oder zwei Transistoren
realisiert.
Das Verstärkungsverhalten eines kaskodierten Verstärkers kann weiter verbessert
werden, indem die Kaskode gefaltet wird (Abb. 2.5 rechts).
2
Dieses Verfahren wird z.B. im ATLAS-Pixel-Detektor am LHC eingesetzt (ToT - Time over
Threshold)
28
2. Entwurf des Testchips
Am Eingang liegen bei der gefalteten Kaskode nur zwei Transistoren zwischen
Versorgungsspannung (vdd) und Masse (gnd), so dass der Eingangstransistor in
einem großen Spannungsbereich betrieben werden kann, ohne aus der Sättigung zu
geraten. Am Ausgang liegen allerdings mindestens drei Transistoren zwischen vdd
und gnd, so dass der dynamische Bereich für kleine Versorgungsspannungen (wie sie
in deep-submicron-Technologien üblich sind) eingeschränkt wird.
Die Faltung der Kaskode ermöglicht es, den Strom im Eingangstransistor unabhängig
vom Strom durch den Ausgang einzustellen. Hierdurch wird sowohl eine große
Transkonduktanz als auch ein großer Ausgangswiderstand erreicht.
Beides ist notwendig, um eine große Verstärkung zu erzielen, wie die Berechnung der
Übertragungsfunktion für kleine Frequenzen deutlich macht (ω → 0, die parasitären
Kapazitäten können dann vernachlässigt werden).
Abbildung 2.6: Kleinsignalersatzschaltbild eines Verstärkers mit gefalteter Kaskode,
die parasitären Kapazitäten wurden vernachlässigt.
Betrachtet man zunächst das vereinfachte Kleinsignalersatzschaltbild der rechts in
Abbildung 2.5 dargestellten gefalteten Kaskode (Abb.2.6), kann man die indefinite
Leitwertmatrix aufstellen und eine Knotenspannungsanalyse durchführen.
1
rDS1
1
+ gm2 + rDS2
1
− gm2
− rDS2
1
− rDS2
1
+ R1
rDS2
!
U2
Uout
!
=
−gm1 Uin
0
!
(2.4)
Mit dieser errechnet man die Übertragungsfunktion:
A=
Uout
gm1 · R · (1 + gm2 rDS2 )
=−
Uin
1 + gm2 rDS2 + R+rDS2
(2.5)
rDS1
Hierbei ist R der Innenwiderstand der Stromsenke I2 , gmi und rdsi sind die Transkonduktanzen bzw. Kanalwiderstände des Eingangstransistors m1 und des Kaskodetransistors m2 . In der Regel kann davon ausgegangen werden, dass der Ausgangswiderstand
rDS1 des Eingangstransistors klein gegen die Summe der Ausgangswiderstände von
Stromsenke und Kaskodetransistor (R + rDS2 ) ist. Die Gleichung lässt sich dann
weiter vereinfachen zu:
A = gm1 R
(2.6)
Neben der gefalteten Kaskode gibt es diverse andere Methoden, um Schaltungen mit
großen Verstärkungen zu entwerfen (z.B. die modifizierte Kaskode, oder die (Super)
regulierte Kaskode). In der Regel wird jedoch eine gefaltete Kaskode eingesetzt,
um ladungsempfindliche Verstärker zu konstruieren, da sie beim Einsatz weniger
Transistoren eine recht große Verstärkung erreicht.
2.1. Ladungsempfindliche Verstärker
2.1.3
29
Elektronisches Rauschen in CMOS Transistoren
Die stochastische thermische Bewegung der Elektronen in einem Leiter erzeugt ein
sich zeitlich ständig änderndes elektrisches Feld, welches den Stromfluss durch den
Leiter beeinflusst. Dieser ist somit nicht mehr konstant. Das entstehende thermische
Rauschen ist frequenzunabhängig, die Rauschleistungsdichte konstant.
Thermisches Rauschen in einem Widerstand kann entweder durch eine parallel geschaltete Stromquelle oder durch eine in Serie geschaltete Spannungsquelle nachgebildet
werden.
Abbildung 2.7: Nachbildung des Rauschens in einem Widerstand durch eine parallele
Stromquelle (links) oder eine serielle Spannungsquelle (rechts).
Die thermische Rauschleistungsdichte ist dann:3
SI,therm =
d hi2therm i
4kB T
=
df
R
bzw.
SU,therm =
d hu2therm i
= 4kB T R
df
(2.7)
Der Betrag des thermischen Rauschens eines Transistors in Sättigung kann durch
einen effektiven Kanalwiderstand von R = 2g3m und eine parallel zum Transistor
geschaltete Stromquelle dargestellt werden.
Abbildung 2.8: Nachbildung des Rauschens in einem MOSFET durch eine parallel
geschaltete Stromquelle (links) oder eine Spannungsquelle am Gate (rechts)
Die thermische Rauschleistungsdichte eines MOSFET ist dann:
SI,therm =
d hi2therm i
8
= kB T gm
df
3
(2.8)
Es ist auch möglich, das thermische Rauschen durch eine Spannungsquelle am Gate
darzustellen (Abb. 2.8 rechts), wegen ∆ID = gm · ∆UGS ist die Rauschleistungsdichte
dann:
d hu2therm i
8
SU,therm =
= kB T /gm
(2.9)
df
3
3
kB ist die Boltzmannkonstante, T die Temperatur sowie R der Betrag des Widerstandes
30
2. Entwurf des Testchips
Die Ladungsträgerbeweglichkeit in einem MOSFET wird durch Fehlstellen im Kristall
und insbesondere an der Kanal-SiO2 -Grenzfläche beeinflusst. Ladungsträger können
in diesen Fehlstellen gefangen werden und werden erst nach einer zufälligen Zeitspanne
wieder freigegeben. Die hierdurch bewirkte Fluktuation in der Ladungsträgeranzahl
und die stochastische Variation der Ladungsträgerbeweglichkeit im Kanal ist die
Hauptursache für das frequenzabhängige 1/f -Rauschen eines MOSFET.
Da die genaue Ursache für das 1/f -Rauschen nicht bekannt ist, kann keine analytische
Formel für seine Berechnung angegeben werden. Es existieren jedoch zur Nachbildung
des frequenzabhängigen Rauschens verschiedene empirische Ansätze.
Hier soll die in [11] angegebene empirische Formel angewandt werden, welche das
1/f -Rauschen durch eine Spannungsquelle am Gate nachbildet:4
D
SU,1/f =
d u21/f
E
df
=
Kf
1
·
COx W L f
(2.10)
Weitere Details zum Rauschverhalten von CMOS-Bauelementen finden sich z.B. in
[15] und [17].
2.1.4
Optimierung des Verstärkerrauschens
dhu2 i
Eine Rauschquelle mit der spektralen Rauschleistungsdichte Sin = dfin am Eingang
eines Systems mit der Übertragungsfunktion H(f ) bewirkt am Ausgang des Systems
eine Rauschleistungsdichte von:
2
d hu2out i
d hUin
i
= |H(f )|2 ·
df
df
(2.11)
Die quadratische effektive Rauschspannung am Ausgang des Systems beträgt:
D
E
UN2 oise,Out =
Z ∞
|H(f )|2 ·
0
d hu2in i
df
df
(2.12)
Der Beitrag des frequenzunabhängigen Rauschens ist also nach oben nur durch die
Grenzfrequenz in der Übertragungsfunktion des Systems beschränkt.
Das Ausgangsrauschen eines Systems wird in der Regel als Wurzel der quadratischen,
effektiven Rauschspannung angegeben (RMS - root mean square). Von besonderem
Interesse ist das Verhältnis zwischen Ausgangssignal und Rauschen, da hierdurch das
kleinste auflösbare Signal bestimmt ist. Bei ladungsempfindlichen Verstärkern mit
Out
einer Rückkoppelkapazität CF und der Verstärkung dU
= C1F wird dies ausgedrückt
dQin
durch die Ladungsmenge, welche die gleiche Ausgangsamplitude erzeugt, wie das
Rauschen des Verstärkers (ENC - equivalent noise charge):
EN C = Cf · RM S
(2.13)
Sowohl das von einem CSA erzeugte 1/f - als auch das thermische Rauschen sind
abhängig von der Detektor- und der Eingangskapazität des Verstärkers. Mit bekannter Detektorkapazität kann die Eingangskapazität so angepasst werden, dass das
Rauschen minimiert wird.
4
Kf ist eine vom Herstellungsprozess abhängige Konstante [J], COx die Gateoxidkapazität pro
Einheitsfläche, W und L sind Breite und Länge des MOSFET
2.1. Ladungsempfindliche Verstärker
31
Bei entsprechend optimiertem Schaltungsaufbau wird das Rauschen des Verstärkers
vom Eingangstransistor dominiert. Daher genügt es, dessen Eingangsrauschen auf
den Ausgang zu projizieren, um eine Aussage über das Rauschen des Gesamtsystems
treffen zu können. So lässt sich die Betrachtung in Abbildung 2.9 motivieren. Am
Eingang des CSA liegen die Detektorkapazität CD , die Eingangskapazität CI und
die Rückkoppelkapazität CF .
Abbildung 2.9: Die Eingangskapazität des CSA CI ist explizit dargestellt
Die Übertragungsfunktion dieses Systems läßt sich angeben zu:
Uout
H(w) =
=
Uin
1
1
+ iωC
iω(CD +CI )
F
1
iω(CD +CI )
=
CF + CD + CI
CF
(2.14)
Das thermische Rauschen des Eingangstransistors erzeugt eine Ausgangsrauschleistungsdichte von:
d hu2therm i
CF + CD + CI
=
df
CF
2
8
· kB T /gm
3
(2.15)
Mit den in Kapitel 1.1 eingeführten Beziehungen:
2
= W LCOx und gm =
3
CI = CGS
s
2µCOx
W
ID
L
erhält man:
√
d hu2therm i
CF + CD + CI 2 8
L CI
=
· kB T · √
(2.16)
df
CF
3
3ID µ
Dieser Ausdruck lässt sich einfach nach CI minimieren. Man findet, dass der Beitrag
des thermischen Rauschens für
1
CI = · CD
3
minimal wird.
Stellt man äquivalente Betrachtungen für den Beitrag des 1/f -Rauschens an, erhält
man für die Ausgangsrauschdichte:
D
d u21/f
E
df
=
CF + CD + CI
CF
2
·
Das Minimum liegt hier bei:
CI = CF + CD ≈ C D
Kf
W LCOx f
(2.17)
32
2. Entwurf des Testchips
Beide Minima sind flach und nicht besonders ausgeprägt, so dass das Rauschen des
CSA klein wird, wenn die Eingangskapazität des CSA so gewählt wird, dass für sie
gilt:
1
CD ≤ CI ≤ CD
(2.18)
3
Da die Eingangskapazität des CSA im Wesentlichen durch die Gate-Source-Kapazität
des Eingangstransistors gegeben ist, wird durch die Rauschoptimierung die Gatefläche
des Eingangstransistors festgelegt und damit dessen Transkonduktanz gm nach oben
beschränkt. [12]
2.2
Standardzellen
Beim Entwurf des Testchips wurde für Teile der digitalen Schaltungen sowie für die
vom Chip führenden Schnittstellen auf eine Bibliothek aus Standardzellen zurückgegriffen.5
Diese Bibliothek beinhaltet neben diversen logischen Bauelementen wie Flip-Flops
(1Bit-Speicherzellen) und Buffer (Verstärker, die es ermöglichen, kapazitive Lasten
zu treiben) eine Reihe von Ein- und Ausgabezellen (I/O-Zellen) sowie AnschlussTerminals (Pads).
Alle I/O-Zellen schützen die auf dem Chip platzierten Schaltungen durch Dioden vor
elektrostatisch erzeugten Überspannungen (ESD-Schutz). Die digitalen I/O-Zellen
haben zusätzlich diverse logische Aufgaben:
• Logische Signale werden außerhalb des Chips oft mit einem höherem Pegel als
auf dem Chip genutzt (3.3V oder 5V statt 1.8V auf dem Chip), so dass ein
Anpassen der Potentiale und Schaltpunkte mit einem Level-Shifter notwendig
ist.
• Die auf dem Chip platzierten logischen Elemente sind darauf ausgelegt, kleine
Kapazitäten, wie sie auf dem Chip auftreten, zu treiben. Um die größeren Kapazitäten, die außerhalb des Chips auftreten, treiben zu können, sind Verstärker
nötig.
Die eigentlichen Anschluss-Pads müssen den mechanischen Belastungen standhalten,
die entstehen, wenn der Chip kontaktiert wird. Hierfür stehen zwei Verfahren zur
Verfügung:
• Das Wire-Bond-Verfahren, bei dem Aluminium- oder Golddrähte mit einem
Durchmesser von typischerweise 25µm mit einem Ultraschallverfahren mit den
Pads verschweißt werden.
• Das Bump-Bond-Verfahren, bei dem Lotkügelchen auf den Pads platziert
werden. Chip und Chipgehäuse werden dann auf einander platziert und unter
Druck- und Hitzeeinwirkung elektrisch leitend miteinander verbunden.
I/O-Zellen und Pads bilden einen Ring, um die auf dem Chip platzierten Schaltungen
im Kern.
5
Diese Bibliothek wurde von der Faraday Technolgy Corporation zur Verfügung gestellt.[3]
2.3. Implementierte Schaltungen
33
Die eingesetzten Standardzellen sind im Layout aufeinander abgestimmt und so
dimensioniert, dass zwei benachbarte Zellen nebeneinander angeordnet werden können,
ohne dass dabei Raum verloren geht. In der Regel werden in einer Zelle nur die
unteren Metalllagen genutzt, um die weiteren Lagen für Verbindungen zwischen
zwei Zellen freizuhalten. Hierdurch wird der Entwurf des Layouts mit solchen Zellen
vereinfacht.
2.3
Implementierte Schaltungen
Auf dem Testchip wurden 36 Blöcke (Pixel) implementiert, die es erlauben sollen,
die Anfälligkeit für Übersprechen sowie die Stärke, mit der verschiedene Schaltungen
Übersprechen erzeugen, miteinander zu vergleichen. Jedes Pixel besteht aus einem
ladungsempfindlichen Verstärker (Empfänger) und einem störungserzeugenden Element (Sender). Als Sender werden sowohl Zähler unterschiedlicher Art, als auch
Elektroden, die direkt in das Substrat einkoppeln, eingesetzt.
Das in Abbildung 2.10 dargestellte Blockschaltbild verdeutlicht die Architektur der
einzelnen Pixel.
Abbildung 2.10: Blockschaltbild der auf dem Testchip implementierten Schaltungen.
In fünf Pixeln wurde statt eines Zählers ein Substratkontakt implementiert, dessen
Potential über einen separaten externen Anschluss definiert werden kann.
Während für die analogen Schaltungen auf dem Chip das Masse- und das Substratnetz vereint sind, wurden in der digitalen Domäne Substratnetz und Massepotential
getrennt. Die in Kapitel 1.3.3 empfohlene Trennung aller Netze ist also nicht vollständig umgesetzt worden. Es handelt sich hierbei um einen Fehler, der bereits in
der Planungsphase des Chips begangen wurde. Zu diesem Zeitpunkt waren einige
Konzepte noch nicht vollständig erarbeitet und verstanden.
34
2. Entwurf des Testchips
Die einzelnen Pixel unterscheiden sich in der Architektur der ladungsempfindlichen
Verstärker, der Zähler und/oder der eingesetzten Abschirmtechnik zwischen analogem
und digitalem Teil. Eine Liste der verwendeten Kombinationen findet sich in Tabelle
2.1 in Kapitel 2.4.
2.3.1
Ansteuerung der Pixel
Über die in Abbildung 2.10 angedeuteten elektronischen Schalter ist es möglich,
den Betriebszustand jedes Pixels zu definieren. Da sowohl die analogen als auch die
digitalen Ausgänge der Pixel zu je einem Bus (CSAout und CNTout ) zusammengefasst
sind, ist es möglich, einen CSA-Ausgang und einen Zählerausgang zur gleichen Zeit
zu betrachten. Über die Eingangsbusse (CAL und CLK) ist es möglich, eine beliebige
Anzahl und Kombination von Verstärkern und Zählern zur gleichen Zeit arbeiten zu
lassen.
Wie in Abbildung 2.11 dargestellt ist, sind die Schalter zum Auswählen der aktiven
Schaltungen als Transmission-Gates ausgelegt. Es handelt sich hierbei um eine
Kombination aus einem nMOS und einem pMOS Transistor.
Abbildung 2.11: Transmission-Gate als Schalter
Für jedes der 36 Pixel sind im Betrieb des Chips vier Schalterstellungen zu definieren
- auf dem ganzen Chip also 144. Dies geschieht mit Hilfe eines aus Standardzellen
aufgebauten Schieberegisters, welches durch eine externe Ansteuerung (Kap. 3.2)
geschrieben und gelesen werden kann.
Abbildung 2.12: Schieberegister aus D-Flip-Flops (oben) mit je einem Latch (unten)
am Datenausgang. Der Anschluss SDO bezeichnet den Datenausgang des Schieberegisters. Am letzten Latch ist dargestellt, wie die Schalter angeschlossen werden.
2.3. Implementierte Schaltungen
35
Das Schieberegister ist, wie in Abbildung 2.12 zu erkennen, aus D-Flip-Flops aufgebaut. Zwischen den Datenausgängen der Flip-Flops und den Schaltern wurden
taktgesteuerte Speicherzellen (Latches) platziert, um zu vermeiden, dass der Inhalt der
Schieberegister während eines Schreibvorgangs die Schalter beeinflusst. Ungünstige
Schalterkombinationen6 werden so vermieden. Neben der Daten- und der Taktleitung
(SDI und SCK) wird so eine Leitung notwendig, welche die Latches in einen transparenten Zustand setzt (Load). Um zu gewährleisten, dass beim Einschalten des Chips
alle Schalter geöffnet sind, wurde eine vierte Steuerleitung (Reset) vorgesehen.
Um Platz zu sparen, ist in jedem Pixel ein Schieberegister mit 4 Bit platziert, die
36 einzelnen Schieberegister werden durch Verknüpfung von Ein- und Ausgängen zu
einem dezentralen Steuerregister kombiniert.
2.3.2
Analoge Signalkette
Am Verstärkereingang jedes Pixels befindet sich eine Kapazität CP ulse (Abb.2.13).
Bei jeder Potentialänderung an der Kapazität werden Ladungsträger in den CSA
gepulst, die Größe des Ladungspulses ist vom Potentialhub abhängig (Gl. 2.19). Die
Art der eingepulsten Ladung ist abhängig von der Richtung der Potentialänderung.
Eine steigende Spannung bewirkt, dass Elektronen zum CSA gelangen, eine fallende
zieht diese dort ab und entspricht so einem positiven Ladungspuls.
Qin =
∆UCal
CP ulse
(2.19)
Abbildung 2.13: Analoge Signalkette
Um die Puls-Kapazität auf dem Chip zu realisieren, wird die parasitäre Kapazität zwischen zwei großen Metallflächen genutzt. Die eine Kondensatorplatte ist ein
Anschluss-Pad, die andere eine darunter liegende Metallfläche. Die Größe der Kapazität wurde in einer Simulation berechnet, sie beträgt ungefähr 45f F .
Das Ausgangssignal wird von einem leistungsstarken Verstärker (Buffer) mit einer
Verstärkung von 1 auf ein vom Chip führendes Pad weitergeleitet. Dieser Buffer
6
gemeint sind Zustände, in denen z.B. zwei Zähler zur gleichen Zeit mit dem CNTOut -Bus
verbunden sind
36
2. Entwurf des Testchips
ist in der Lage, kapazitive Lasten, wie sie durch die externe Beschaltung des Chips
entstehen können, mit einer Bandbreite von 85M Hz zu treiben. Um die kapazitive Last an den Ausgängen der ladungsempfindlichen Verstärker zu minimieren,
ist an den Ausgang jedes CSA ein nKanal-Sourcefolger angeschlossen. Durch die
Platzierung des Ausgangsschalters zwischen dem Eingangstransistor und der Last des
Sourcefolgers wird erreicht, dass auf dem Chip nur eine einzelne Stromsenke für alle
Sourcefolger implementiert werden muss. Zusätzlich wird der Eingang des Buffers auf
das Massepotential gelegt, wenn kein CSA-Ausgang mit dem Ausgangsbus verbunden
ist.
2.3.2.1
Entwurf der ladungsempfindlichen Vorverstärker
Die auf dem Chip implementierten ladungsempfindlichen Vorverstärker wurden auf
Basis einer kapazitiv gegengekoppelten Schaltung mit einer gefalteten Kaskode realisiert. Um die abschirmende Wirkung einer tiefen n-Wanne nutzen zu können, ist der
Eingangstransistor als n-Kanal-MOSFET ausgelegt. In den meisten Pixeln liegen alle
nMOS-Transistoren in einer tiefen n-Wanne. Um deren Wirkung zu untersuchen, sind
jedoch auch einige Verstärker aus herkömmlichen nMOS-Transistoren aufgebaut.
Die Rückkoppelkapazität ist ein Metall-Isolator-Metall-Kondensator mit einer Kapazität von CF = 30f F , idealerweise wird so eine Verstärkung von ungefähr 33 mV
fC
erreicht.
In einem ersten Designschritt wurden, ausgehend von der mit idealen Stromquellen
vereinfachten Schaltung in Abbildung 2.5, die Parameter für den Eingangs- und
den Kaskodetransistor (m1 und m2 ) optimiert. Die Eingangskapazität, die im Wesentlichen durch die Gate-Source-Kapazität des Eingangstransistors verursacht wird,
wurde gemäß der in Kapitel 2.1.4 ausgeführten Überlegungen für eine (angenommene)
Detektorkapazität von ca. 200f F optimiert. Die Gatekapazität des Eingangstransistors sollte also zwischen 70f F und 200f F liegen.
µF
Die Gate-Kapazität kann im verwendetem UMC Herstellungsprozess mit ca. 8 µm
2
angenommen werden. Das Rauschen des CSA wird also minimal für eine Gatefläche
zwischen 8µm2 und 25µm2 . Es wurde eine Gatefläche von 18µm2 gewählt.
Unter Berücksichtigung der in Kapitel 1.1.3 erläuterten Kurzkanaleffekte wurde die
Kanallänge des Eingangstransistors auf L = 600nm festgelegt.7 Die Transkonduktanz
des Eingangstransistors wird so maximiert.
Im zweiten Entwicklungsschritt wurden die als ideal angenommene Stromquelle und
-senke durch p- und nMOS-Transistoren ersetzt, vor allem die Güte der nMOSStromsenke ist maßgeblich für die Verstärkung der Schaltung. Die Bandbreite des
Verstärkers wurde durch eine Kapazität von C = 300f F zwischen Ausgang und
Masse beschränkt, um die Stabilität der Schaltung zu gewährleisten. Basierend auf
entsprechenden Simulationen war es möglich, Länge und Breite der aktiven Transistorflächen so anzupassen, dass in der Schaltung möglichst wenig Rauschen erzeugt
wird.
Das Potential am Ein- und Ausgang des Verstärkers stellt sich aufgrund der DCRückkopplung so ein, dass sich der Eingangstransistor gerade in starker Inversion
befindet. Die Ausgangsgrundlinie liegt daher bei nur ca. 450mV , der Verstärker
ist somit prädestiniert, um negative Eingangs- bzw. positive Ausgangssignale zu
verarbeiten.
7
Eine in der Literatur häufig zu findende Faustregel besagt, dass Kurzkanaleffekte ab einer
Kanallänge, die viermal so groß ist wie die minimale, nicht mehr relevant sind.
2.3. Implementierte Schaltungen
37
Das Ausgangspotential wird durch einen Sourcefolger an den Buffer übermittelt. In
dem Schaltungszweig, der durch den Sourcefolger gebildet wird, befinden sich der
Eingangstransistor und eine nKanal-Stromsenke. Um diese in starker Inversion und in
Sättigung zu halten, steht nur das geringe Ausgangspotential des CSA zur Verfügung.
Dies macht es notwendig, als Eingangstransistor des Sourcefolgers einen Transistor
zu wählen, dessen Schwellenspannung verschwindet (UT h = 0).
Der entworfene Schaltplan findet sich in Abbildung 2.14.
Abbildung 2.14: Schaltplan des entworfenen CSA. In den meisten Pixeln liegen die
nMOS-Transistoren in einer tiefen n-Wanne. Das Verhältnis von Breite zu Länge der
µm
aktiven Gatefläche W
ist für jeden Transistor angegeben [ xy µm
]. Die Schaltungen zur
L
DC-Rückkopplung und zum Einstellen der Gatepotentiale werden später erläutert.
38
2. Entwurf des Testchips
Einstellen der Gatepotentiale
Die in Abbildung 2.15 dargestellte Schaltung mit einem Transistor, bei dem Gate
und Drain kurzgeschlossen sind, verdeutlicht die Funktionsweise eines Stromspiegels
als Stromquelle. Der durch den Transistor m1 fließende Strom stellt an diesem das
Gatepotential so ein, dass genau der vorgegebene Strom fließen kann. Ein Transistor
m2, mit gleichem Sourcepotential und ähnlicher Drain-Source-Spannung sowie gleich
breiter/langer aktiven Fläche, wird eben diesen Strom fließen lassen, wenn sein
Gatepotential von einer solchen Anordnung geregelt wird.
Da der Strom in einem Transistor proportional zum Verhältnis von Länge und
Breite ist, kann durch Variation dieser Parameter der Strom im Transistor m2 auf
ein Vielfaches des Stromes in m1 eingestellt werden. Die Stromabhängigkeit von
der Drain-Source-Spannung kann durch Kaskodierung des Stromspiegels verringert
werden.
Wenn die Spannung am Gate eines Transistors durch einen Stromspiegel definiert
wird, kann der fließende Strom recht genau eingestellt werden, anders als wenn die
Gatespannung direkt geregelt würde.
Abbildung 2.15: Einfacher Stromspiegel aus nMOS-Transistoren
Auf dem Chip bildet eine Kombination aus Stromspiegeln die Stromverhältnisse in
den Verstärkern nach und stellt so die Gatepotentiale VISource , Vcascode , VILoad , VISF
dynamisch ein.8 Die in den Stromspiegeln fließenden Ströme werden außerhalb des
Chips erzeugt (Kap. 3.1).
Die DC-Rückkopplung
Die in Kapitel 2.1.1 vorgestellte kontinuierliche DC-Rückkopplung mit konstantem
Rückkoppelstrom wurde auf dem Chip in drei unterschiedlichen Formen erprobt.9
Da der entworfene CSA aufgrund der Lage der Ausgangsgrundlinie für die Verstärkung
von negativen Eingangspulsen gut geeignet ist, wurden zwei auf pMOS Transistoren
basierende Strukturen zur Rückkopplung entworfen; beide unterscheiden sich lediglich
in der Schwellenspannung der eingesetzten Transistoren. In einer Struktur werden
Transistoren mit normaler Schwellenspannung verwandt, in der anderen solche mit
geringer Schwellenspannung.
Die Schaltungen wurden für einen Rückkoppelstrom von ca. 10nA entworfen. Die
Gatespannung am Rückkoppeltransistor wird, wie rechts in Abbildung 2.4 dargestellt,
8
9
Die vollständigen Schaltpläne finden sich im Anhang
Die vollständigen Schaltpläne finden sich im Anhang
2.3. Implementierte Schaltungen
39
durch einen Stromspiegel definiert. Da solch kleine Ströme außerhalb des Chips nur
schwer genau zu erzeugen sind, wird der Stromspiegel nicht direkt extern angesteuert.
Es ist eine Kaskade aus vier aufeinander folgenden Stromspiegeln vorgesehen. In
dieser wird der Strom um einen Faktor 100 untersetzt. Die externe Ansteuerung kann
so letztlich mit einem Steuerstrom von ca. 1µA erfolgen.
Der Rückkoppelstrom ist im Vergleich zum Strom im Ausgang des CSA nur sehr
klein, daher stellt der zusätzliche Strompfad kein Problem dar.
Die dritte implementierte Schaltung zur DC-Rückkopplung soll die Verarbeitung
von positiven Eingangspulsen ermöglichen. Daher ist sie aus nMOS-Transistoren
aufgebaut. Die Ansteuerung der Stromspiegel geschieht, wie bei den beiden anderen
Schaltungen, zur DC-Rückkopplung. Um den dynamischen Bereich des CSA nach
unten zu vergrößern, ist es notwendig, das Sourcepotential des Eingangstransistors
und damit das Potential der Grundlinie anzuheben. Dies geschieht durch eine externe
Spannungsquelle (Kap. 3.1).
Alle entworfenen Schaltungen zur DC-Rückkopplung erzeugen einen relativ großen
Beitrag zum Rauschen des Gesamtsystems. Ursache hiefür ist die direkte Anbindung
der Transistoren an den empfindlichen Eingang des CSA.
Die vorgestellten Schaltungen lassen sich zu sechs leicht unterschiedlichen ladungsempfindlichen Verstärkern kombinieren, die alle auf der gleichen Schaltung mit einer
gefalteten Kaskode basieren. Um die Verstärker je nach Schaltungskombination einfach unterscheiden zu können werden hier Abkürzungen definiert. Verstärker, bei
denen die nMOS-Transistoren in tiefen n-Wannen liegen, erhalten den Zusatz DNW.
Nach Art der DC-Rückkopplung wird diversifiziert durch die Zusätze P, N, und LV,
je nachdem ob eine Rückkopplung aus normalen p- oder nMOS-Transistoren genutzt
wird. Das Kürzel LV bezeichnet eine Rückkopplung mit pMOS-Transistoren, welche
eine verringerte Schwellenspannung haben.
40
2. Entwurf des Testchips
2.3.3
Störungserzeugende Elemente
Es wurden 31 Pixel mit einem Zähler als Störquelle implementiert, in fünf Pixeln ist
es möglich, direkt Störungen im Substrat zu erzeugen.
Das Auslesen eines Zählers würde für jedes Zählerbit eine Signalleitung erfordern.
Da für den entworfenen Testchip der exakte Zählerstand nicht relevant ist, wurde
darauf verzichtet, alle Bits eines Zählers auszulesen. Über den Ausgangsbus ist es
nur möglich, das letzte Bit eines Zählers zu betrachten. Aus der Schaltfrequenz des
letzten Bits kann auf die korrekte Funktion des Zählers geschlossen werden.
Weder der Buffer noch der Level-Shifter in den digitalen I/O-Zellen (CLK und
CNTOut ) sind in Abb. 2.16 dargestellt. Das Pad für direktes Einpulsen einer Störung in das Substrat (DirektX ) ist kein digitales Pad, somit sind außer den ESDSchutzdioden keine weiteren Schaltungen vorhanden.
Abbildung 2.16: Blockschaltbild der als Störquellen eingesetzten Schaltungen
2.3.3.1
Aufbau der Zähler
Bei den Zählern handelt es sich um asynchrone 16-Bit-Zähler, ihr Aufbau ist in
Abb. 2.17 skizziert. Die maximale Zählfrequenz eines asynchronen Zählers wird limitiert durch die Zeit, die das Eingangs-Flip-Flop zum Zustandswechsel benötigt. Ein
konsistenter Zählerstand wird jedoch erst erreicht, nachdem alle Flip-Flops auf ein
Umschalten der vorangegangenen reagiert haben (ripple-delay). Diese Verzögerung
ist die Summe der Schaltzeiten aller Flip-Flops.
Die großen Ströme, die bei Änderungen des logischen Zustands fließen, können verantwortlich für Störungen auf den Masse und Versorgungsspannung führenden Leitungen
sein. Zusätzlich ist eventuell die Geschwindigkeit, mit der sich die Potentiale an den
Source- und Drainelektroden der eingesetzten Transistoren ändern, relevant für die
Intensität einer ausgelösten Störung. Beides soll durch Logikzellen, in denen der
maximale Stromfluss begrenzt ist, untersucht werden.
2.3. Implementierte Schaltungen
41
Abbildung 2.17: Blockschaltbild eines asynchronen Zählers
Für den Testchip wurden neben CMOS-Logikzellen zusätzlich Pass-Gate-Logikzellen
entworfen (s.u.).
Da die Logikzellen selbst entworfen und im Layout umgesetzt wurden, konnte das
digitale Masse- und Substratnetz getrennt werden10 . In Zellen der Standardbibliotheken ist dies nicht vorgesehen. Um die Auswirkungen der Trennung untersuchen
zu können, wurden neben Zählern aus selbst entworfenen Flip-Flops einige aus der
Standardzellenbibliothek verwandt.
Aufbau der CMOS Flip-Flops
CMOS Flip-Flops basieren auf einer Verschaltung von logischen Dis- oder Konjunktionen, die wiederum durch einfache Transistorschaltungen realisiert werden können
(Abb. 2.18). Das Layout eines entworfenen CMOS Flip-Flops ist in Abbildung 1.9
dargestellt.
Die Transistoren in den CMOS Flip-Flops wurden so dimensioniert, dass sie in einer
Simulation mit einer kapazitiven Last von 100f F am Ausgang zum Umschalten ihres
Zustandes ca. 2.4ns benötigen.
Abbildung 2.18: Ein CMOS Flip-Flop (links) wird aus einem Inverter (Mitte) und
diversen logischen Konjunktionen (rechts) aufgebaut. Der Aufbau einer Konjunktion
mit drei Eingängen erfolgt äquivalent zur Abbildung.
10
Die Substratanschlüsse der Transistoren sind in den Schaltbildern zu den entworfenen digitalen
Zellen zur Steigerung der Übersichtlichkeit nicht dargestellt.
42
2. Entwurf des Testchips
Aufbau der Pass-Gate Flip-Flops
11
Flip-Flops, die Transmission-Gates einsetzen, benötigen weniger Transistoren und
damit weniger Platz und Strom, als solche die auf Dis- oder Konjunktionen aufbauen.
Außerdem sind weniger Transistoren an das Masse- und Versorgungsnetz angeschlossen. Daher erzeugen sie auf diesen möglicherweise weniger Störungen. Auf dem
Testchip soll dies überprüft werden. Der in Abbildung 2.19 dargestellte Schaltplan
macht allerdings deutlich, dass die Umsetzung eines solchen Flip-Flops im Layout
mehr Aufwand erfordert, da mehr leitende Verbindungen erzeugt werden müssen.
Das inverse Taktsignal (CLK) wird in jedem Flip-Flop lokal erzeugt.
In einer Simulation benötigen die entworfenen PGL Flip-Flops mit 100f F kapazitiver
Last am Ausgang zum Umschalten ihres Zustandes nur ca. 0.6ns.
Abbildung 2.19: Blockschaltbild eines auf Transmission-Gates basierenden Flip-Flops
(Pass-Gate FF). Der getaktete Inverter am Dateneingang ist im Prinzip ein Inverter
mit Transmission-Gate
Strombegrenzte Logikzellen
Um den Strom effektiv begrenzen zu können, ist in jeder Logikzelle mit einer Verbindung zum Masse- und Versorgungsnetz ein pMOS-Transistor (Stromquelle) und
ein nMOS-Transistor (Stromsenke) platziert (Abb. 2.20). Die Spannung zwischen
Gate und Source dieser Transistoren gibt den maximalen Stromfluss vor, sie wird
bestimmt durch einen extern angesteuerten Stromspiegel.
Logikzellen, in denen der Stromfluss begrenzt ist, werden im folgenden durch den
Zusatz CS (für current-starving) kenntlich gemacht.
2.3.3.2
Direkte Ladungsinjektion in das Substrat
Die direkte Ladungsinjektion in das Chipsubstrat erfolgt über eine Kapazität, wie
sie auch zum Einpulsen der Ladung in die CSA eingesetzt wird. Da hier allerdings
die Kapazität nicht nur durch das Pad und die darunter liegenden Metallfläche,
sondern zusätzlich durch die parasitäre Kapazität vom Pad zum Substrat bestimmt
ist, beträgt sie effektiv nahezu 90f F . Der Aufbau ist schematisch in Abbildung 2.21
dargestellt.
11
Im Weiteren allgemein Pass-Gate-Logik (PGL) genannt.
2.3. Implementierte Schaltungen
43
Abbildung 2.20: Eine Strombegrenzung durch geeignete Stromquellen/-senken an vddd
und gndd ist sowohl in den Invertern (links) als auch den logischen Konjunktionen
(rechts) notwendig.
Abbildung 2.21: Die Ladungsinjektion zum direkten Erzeugen von Störungen durch
Übersprechen (engl. x-talk ) erfolgt über eine Kapazität, die durch einen p-Kontakt
mit dem Substrat verbunden ist.
44
2.4
2. Entwurf des Testchips
Layout des Testchips
Zur Abschirmung werden in den Pixeln des Testchips verschiedene Kombinationen
der in Kapitel 1.3 vorgestellten Guard-Ringe genutzt.
Tabelle 2.1 zeigt eine Aufstellung der in den 36 Pixeln einsetzten Schaltungen und wie
diese mit einander kombiniert wurden. Die Bezeichnung der Verstärker folgt den in
Kapitel 2.3.2.1 eingeführten Abkürzungen. Die eingesetzten Guard-Ring-Strukturen
werden vom Analogteil zum Digitalteil des Pixels hin aufgezählt, DNW bezeichnet
einen Guard-Ring aus einer tiefen n-Wanne.
Die Abmessungen eines Pixels sind ca. 200µm × 80µm, Abbildung 2.22 zeigt das
Layout einer Pixelzelle am Beispiel von Pixel 36 . Anhand dieses Beispiels ist das
Schema, nach dem die Schaltungen in einem Pixel angeordnet sind zu erkennen. Oberhalb des Pixels läuft der analoge Bus, der die Schieberegister miteinander verbindet
und die einzelnen Pixel mit den notwendigen Biasspannungen versorgt. Masse und
Versorgungsspannung werden auf den Metalllagen fünf und sechs geführt, die hier
nicht dargestellt sind.
Abbildung 2.22: Layout eines Testchip-Pixels
Die freien Flächen in dem abgebildeten Pixel sind zum einen durch die vom Herstellungsverfahren vorgegebenen Mindestabstände zwischen bestimmten Elementen
begründet. Zum anderen konnte durch eine großzügige Dimensionierung sicher gestellt
werden, dass alle Pixel gleich groß sind und in ein regelmäßiges Raster passen.
2.4. Layout des Testchips
Vergleich
der
Zähler
Vergleich
der
Verstärker
Vergleich
der
Guard-Ringe
DirectX
45
Pixel
CSA Typ
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
N-DNW
N-DNW
N-DNW
N-DNW
N-DNW
LV
LV-DNW
P
P-DNW
N
N-DNW
LV
LV-DNW
P
P-DNW
N
N-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
LV-DNW
Guardring
Zähler Typ
(analog→digital)
pDNWp
CMOS
pDNWp
CS-CMOS
pDNWp
PGL
pDNWp
CS-PGL
pDNWp Standardzelle
pDNWp Standardzelle
pDNWp
CS-PGL
pDNWp
PGL
pDNWp
CS-CMOS
pDNWp
CMOS
pDNWp
CMOS
pDNWp
CMOS
pDNWp
CMOS
pDNWp
CMOS
pDNWp
CMOS
pDNWp
CMOS
pDNWp
PGL
pDNWp
PGL
pDNWp
PGL
pDNWp
PGL
pDNWp
PGL
pDNWp
PGL
pDNWp
PGL
pnp
PGL
np
PGL
p
PGL
ohne
PGL
DNW
PGL
pDNWp
PGL
DNWp
PGL
pDNWp
DirectX
pnp
DirectX
np
DirectX
p
DirectX
ohne
DirectX
pnp
PGL
Tabelle 2.1: Liste der in den einzelnen Pixeln implementierten Schaltungen
46
2. Entwurf des Testchips
Eine Photographie des Testchips (Abb. 2.23) zeigt die Position der Pixel und des
Ausgangsverstärkers.
Das erste Pixel liegt in der linken unteren Ecke, nach rechts folgen die Pixel zwei,
drei, vier und fünf. Über dem ersten Pixel liegen die Pixel zehn, elf, 20, 21, 30, 31, 34
und 35. Als Folge der dezentral organisierten Steuerregister läuft die Reihenfolge der
Pixel also mäanderartig über den Chip.
Abbildung 2.23: Photographie des Testchips - Die 36 Pixel und der Ausgangsverstärker
(oben rechts) sind deutlich zu erkennen.
Die sechs Pixel in der oberen linken Ecke des Chips unterscheiden sich von den
übrigen 30. Pixel 36 ist das einzige Pixel auf dem Testchip, in dem die analogen
und digitalen Versorgungsnetzte nicht getrennt sind. In den Pixeln 31 bis 35 sind,
wie zu erkennen ist, keine Zähler, sondern Injektionskapazitäten zur Erzeugung von
Störungen implementiert.
3. Testsystem
In diesem Kapitel werden die wichtigsten Aspekte des den Mikrochip umgebenden
computergesteuerten Systems zur Erzeugung von analogen und digitalen Signalen
erläutert. Das Messverfahren wird beschrieben.
3.1
Analoge Spannungs- und Stromquellen
Zum Betrieb benötigt der entworfene Mikrochip 8 Steuerströme und 2 Steuerspannungen (biasing). Über die Ströme werden die Arbeitspunkte der Transistoren in den
CSA, sowie der maximale Stromfluss in den strombegrenzten Logikzellen eingestellt.
Eine der Steuerspannungen stellt das Sourcepotential des Eingangstransistors in den
ladungsempfindlichen Vorverstärkern mit nMOS-Transistoren im Rückkopplungspfad
ein. Die zweite regelt das Potential eines Deep-nWell Guard-Rings. Es ist so möglich,
die Tiefe der Depletionszone um diesen herum zu regulieren.
Die Steuerströme und Spannungen werden durch geeignete Schaltungen mit Operationsverstärkern (OPA) generiert (Abb.3.1).
Abbildung 3.1: Stromquelle aus einem OPA und einem bipolaren pnp-Transistor.
Eine Stromsenke wird äquivalent mit Hilfe eines npn-Bipolartransistors aufgebaut.
Ein OPA Spannungsfolger dient als Spannungsquelle.
48
3. Testsystem
Die Steuerströme sind direkt proportional zur Eingangsspannung am OPA, und
unabhängig von der Last:
U0 − Uin
Iout =
RSense
Die Steuerspannungen werden von Operationsverstärkern mit einem Verstärkungsfaktor von eins erzeugt, um die von Digital-Analog-Konvertern erzeugten Spannungen
Uin nicht direkt zu belasten.
Angesteuert werden alle Operationsverstärker von 8-Bit Digital-Analog-Konvertern,
die über ein I2 C-Interface eingestellt werden. Ein mit dem gleichen Interface ausgestatteter 12-Bit Analog-Digital-Konverter erlaubt ein einfaches Messen der im
Betrieb fließenden Ströme per Software.
3.2
Digitale Ansteuerung
Sowohl der Testchip als auch die entworfenen Biasschaltungen benötigen digitale
Steuersignale. Diese werden auf einer im SILAB entwickelten USB-Platine erzeugt
[8]. Diese Platine ermöglicht es, den I2 C-Bus über einen Mikrocontroller anzusteuern,
und CMOS-Steuersignale für den Testchip von einem FPGA1 erzeugen zu lassen.
Der FPGA wurde so programmiert, dass er das Steuerregister des Testchips schreiben
und lesen kann. Es ist außerdem möglich, mit dem FPGA ein Taktsignal von bis zu
12MHz zum Ansteuern der Zähler zu erzeugen, sowie deren Funktion zu überprüfen.
Abbildung 3.2: Aufbau des Testsystems, bestehend aus der USB-Adapterkarte (unten)
und der entworfenen Testplatine mit dem Testchip und den Biasingstrukturen.
1
Field Programmable Gate Array, eine frei programmierbare Logikeinheit
3.3. Messverfahren
3.3
49
Messverfahren
In den bekannten Veröffentlichungen zum Übersprechverhalten werden Störungen im
Substrat in der Regel durch direkte und massive Injektion von Ladungsträgern in
das Substrat erzeugt. Das kapazitive Übersprechen zwischen Leiterbahnen scheint
gut verstanden zu sein, es wird durch die in Kapitel 1.2 beschriebenen Techniken
vermieden und nicht weiter berücksichtigt.
Die üblicherweise angegebenen Ergebnisse beruhen auf Störamplituden im Bereich
einiger 100mV . Da auf dem entworfenen Testchip Störungen im Substrat nur durch
vergleichsweise kleine Injektionskapazitäten bzw. Zähler erzeugt werden, sind die
zu erwartenden Störamplituden um einige Größenordnungen kleiner (einige mV ).
Im Verlauf der Messungen hat sich heraus gestellt, dass Störamplituden im Bereich
einiger 100µV erreicht werden. Einerseits ist dies erfreulich, da gezeigt werden konnte,
dass es möglich ist, einfache digitale und analoge Schaltungen auf einem Chip zu
platzieren, ohne durch nennenswerte Einflüsse durch Übersprechen in der Signalqualität eingeschränkt zu sein. Zum anderen erschwert dies aber die Analyse und den
Vergleich der implementierten Schaltungen und Abschirmtechniken. Die Auswahl
eines geeigneten Messverfahrens gestaltete sich dementsprechend schwierig.
Abbildung 3.3: Histogrammisierung der Maxima einer Kurvenschar.
Zur Messung prinzipiell eignen würden sich Mehr-Kanal-Analysatoren2 , mit denen
die Pulshöhe des Signals zu einem bestimmten Zeitpunkt, oder die maximale Pulshöhe ermittelt und histogrammisiert wird (Abb. 3.3). Die Breite der entstehenden
Verteilung3 ist das Maß für die Rausch- bzw. Störamplitude. Alternativ kann ein
Pulshöhenspektrum auf der Grundlinie (Baseline) eines Verstärkers ermittelt werden
(Abb 3.4).
Abbildung 3.4: Histogrammisierung eines Wellenzuges - Die Wahl der Messpunkte
muss willkürlich sein.
2
Multi-Channel-Analizer
Es ist eine Gaußverteilung zu erwarten, da Störungen und Rauschen nicht mit dem Signal
korreliert sind
3
50
3. Testsystem
Beide Verfahren sind nicht äquivalent zueinander, da zu erwarten ist, dass die
Transistoren der einzelnen CSA je nach aktuellem Arbeitspunkt unterschiedlich auf
Störsignale reagieren und selbst Rauschen erzeugen. Insbesondere ist die Bandbreite
eines CSA auf der Grundlinie größer, als die eines Verstärkers, der im Moment der
Störung ein Signal mit großer Amplitude verarbeitet, da die Arbeispunkte verschoben
werden. Sowohl das zu erwartende elektronische Rauschen, als auch die Störempfindlichkeit sind somit auf der Grundlinie größer.
Die zur Verfügung stehenden MCA tragen ein Eigenrauschen von nahezu einem
mV zum Messwert bei. Des Weiteren ist es mit ihnen nicht möglich, die Pulshöhe
eines Signals zu einem festen Zeitpunkt zu ermitteln, da sie konzipiert wurden, um
Pulsmaxima zu messen. Die geringe Bandbreite der MCA hat zur Folge, dass die
automatische Pulshöhenerkennung für kurze Eingangspulse nicht funktioniert, außerdem werden hochfrequente Störungen von MCAs nicht erfasst.
Aus diesen Gründen konnten keine Messungen mit einem Mehr-Kanal-Analysator
durchgeführt werden.
Um die Anforderungen an die Bandbreite zu erfüllen, und die Pulshöhe eines Signals
zu einem festen Zeitpunkt zu bestimmen zu können, wurden Messungen zur Rauschund Störamplitude mit einem digitalen Speicheroszilloskop durchgeführt. Nachteilig ist hierbei die geringe Aufzeichnugsrate bzw. die kleine Auslesegeschwindigkeit
des Oszilloskops, so dass Messungen über viele Ereignisse mehrere Stunden dauern
können.
4. Analyse der implementierten
Schaltungen
Das Verhältnis von Signal- zu Störamplitude wird zum einen durch Übersprechen
und zum anderen durch elektronisches Rauschen in den Schaltungen bestimmt. Um
eine Aussage über die Relevanz und Intensität von durch Übersprechen erzeugten
Effekten treffen zu können, ist es daher notwendig, die einzelnen Schaltungen ohne
Übersprechen zu untersuchen.
In diesem Kapitel soll daher die Funktion der implementierten Schaltungen grob
beschrieben werden.
4.1
Evaluation der Verstärker
Zum Betrieb der ladungsempfindlichen Verstärker sind diverse Steuerströme und
-Spannungen notwendig, die bereits während der Planungsphase in Simulationen
festgelegt wurden. Einige der Ströme sind durch Zielvorgaben festgelegt (Strom pro
Pixel ≈ 30µA), andere ergeben sich aus den Zusammenhängen in den Schaltungen,
wie der Notwendigkeit, alle Transistoren in Sättigung zu halten, oder aus dem Wunsch,
eine große Verstärkung zu erzielen.
Der Chip wird mit den in Simulationen geplanten Steuerströmen, die auf der Testplatine erzeugt werden, betrieben. Diese sind in der folgenden Tabelle zusammengefasst
und in Abbildung 4.1 eingetragen.
Zweck
Strom im Sourcefolger
Strom in der Quelle der gefalteten Kaskode
Strom in der Senke der gefalteten Kaskode
Steuerung der Rückkoppelströme
Steuerung des Stroms im Ausgangsverstärker
Bezeichnung
ISF
IS
IL
IF N und IF P
IBuf
Steuerstrom
30µA
30µA
10µA
100nA
40µA
52
4. Analyse der implementierten Schaltungen
Abbildung 4.1: Extern eingestellte Ströme, das Potential VCascode stellt sich dynamisch
ein.
Das Sourcepotential (VSource ) des Eingangstransistors liegt für P- und LV- zurückgekoppelte Verstärker auf dem Massepotential, bei Verstärkern mit nMOSRückkoppeltransistoren wird es extern auf 780mV eingestellt.
Die Rückkoppelströme werden auf dem Chip um einen Faktor 100 untersetzt. Die
Genauigkeit, mit der diese Untersetzung erfolgt, wird limitiert durch die Genauigkeit, mit der bei der Produktion des Chips die geplanten Verhältnisse von Breite
zu Länge in den Transistoren eingehalten werden. Da es durch die Kaskadierungen
von vier Stromspiegeln zu Ungenauigkeiten kommt, kann der tatsächlich erreichte
Untersetzungsfaktor stark vom geplanten abweichen. Auf dem Testchip wird dies
beobachtet. Der tatsächlich fließende Rückkoppelstrom ist deutlich größer als durch
die Simulation vorhergesagt.
Beträgt der in der Simulation fließende Rückkoppelstrom das Zehnfache des in den
Messungen eingestellten Stroms kann eine Übereinstimmung zwischen Messung und
Simulation erreicht werden. Es wird daher davon ausgegangen, dass die auf dem Chip
1
erreichte Stromuntersetzung nur ca. 10
beträgt.
Der Steuerstrom für den Ausgangsverstärker wird in einem Stromspiegel auf ≈ 16mA
vergrößert.
4.1.1
Untersuchung der Ausgangssignale
Alle Messergebnisse wurden an zwei oder drei Chips überprüft um auszuschließen,
dass es sich bei den beobachteten Effekten um durch Fertigungsschwankungen erzeugte Anomalien eines einzelnen Chips handelt. Vorgestellt werden hier nur die
Messergebnisse zu einem einzelnen Chip.
Die Analyse der einzelnen Kanäle wird getrennt nach Art der DC-Rückkopplung
durchgeführt (p- oder nMOS-Transistoren), da sich die Signale grundlegend unterscheiden. Das Verhalten von Verstärkern mit LV- oder P-Rückkopplung unterscheidet
sich qualitativ nicht, daher werden hier nur erstere beschrieben.
4.1. Evaluation der Verstärker
53
Verstärker für negative Eingangssignale
Die Amplitude des Ausgangssignals wird bestimmt durch die erreichte Verstärkung
und die Menge der eingepulsten Ladung. Um die Funktion der Verstärker zu überprüfen wurden Eingangspulse verschiedener Größe erzeugt und die resultierende
Ausgangsamplitude gemessen. Mit der Annahme, dass die in der Simulation bestimmte Kapazität CP ulse = 45f F dem tatsächlich auf dem Chip erreichten Wert entspricht,
in
kann der Eingangspuls statt durch eine Spannung gemäß Qin = C∆U
durch eine
P ulse
Ladungsmenge beschrieben werden.
1000
Pixel 2 Chip 3
U
U
U
U
U
U
900
U Buffer[mV]
800
700
in
in
in
in
in
in
= 200mV
= 300mV
= 400mV
= 500mV
= 600mV
= 700mV
600
500
400
300
0
1
2
3
4
Zeit [µs]
Abbildung 4.2: Ausgangssignal für unterschiedlich große Eingangssignale Uin .
Die durch verschiedene Eingangspulse erzeugten Ausgangssignale des Verstärkers in
Pixel 2 auf Chip 3 sind in Abbildung 4.2 dargestellt.
Wie angestrebt, ist der Rückkoppelstrom im zentralen Bereich des Ausgangssignals
konstant, was an der erreichten Dreiecksform zu erkennen ist. Wenn die Spannungsdifferenz zwischen Ein- und Ausgang klein ist, befindet sich der Rückkoppeltransistor
im linearen Bereich und verhält sich wie ein ohmscher Widerstand. Hierdurch erklärt
sich das exponentielle Abfallen des Ausgangssignals für kleine Amplituden.
Der Rückkoppeltransistor hat einen endlichen Ausgangswiderstand, daher nimmt
der fließende Rückkoppelstrom bei großen Spannungsdifferenzen zwischen Ein- und
Ausgang des Verstärkers zu. Erkennbar ist dies an der größer werdenden Steilheit
des Ausgangssignals bei großen Amplituden.
Die Anstiegszeit des Signals ist deutlich größer als die durchgeführten Simulationen
erwarten ließen (TRise ≈ 55ns, TRise,Sim ≈ 17ns). Erklären lässt sich dies durch die
große parasitäre Kapazität, die durch den Ausgangsbus erzeugt wird und die in der
Simulation nicht berücksichtigt wurde.
54
4. Analyse der implementierten Schaltungen
Die Abhängigkeit der Signalform vom eingestellten Rückkoppelstrom ist in Abbildung
4.3 dargestellt. Als Parameter angegeben sind die eingestellten Ströme. Die tatsächlich
fließenden Rückkoppelströme sind wie erwähnt durch Stromspiegel untersetzt.
Die Zunahme des ballistischen Defizits mit dem wachsenden Rückkoppelstrom ist
klar zu erkennen.
Pixel 2 Chip 3
IFP = 0,1µA
IFP = 0,3µA
IFP = 0,6µA
IFP = 1µA
IFP = 2µA
IFP = 4µA
0,8
U Buffer [mV]
0,7
0,6
0,5
0,4
0
1
2
3
4
Zeit [µs]
Abbildung 4.3: Ausgangssignal bei unterschiedlich großen Rückkoppelströmen IF P .
Das Eingangssignal hat einen Hub von 500mV
Wie in Kapitel 2.1.1 beschrieben wurde, ist die Abfallzeit1 , oder auch die Zeit, die
das Ausgangssignal über einem Schwellenwert liegt (ToT - Time over Threshold ), ein
Maß für die Signalamplitude. In Abbildung 4.4 sind die Zusammenhänge zwischen
der Amplitude und der Eingangsladung sowie der Abfallzeit und der Eingangsladung
dargestellt.
1
Die Zeit, in der das Signal von 90% auf 10% der maximalen Amplitude abfällt
4.1. Evaluation der Verstärker
55
Pixel 2 Chip 3
Simulation
6
Abfallzeit [µs]
5
4
3
2
1
0
0
10
20
30
40
50
Q in [fC]
1000
U Buffer [mV]
800
600
400
200
U Buffer = 24,17mv/fC * Q
in
+ 0,37mV
0
0
10
20
30
40
50
Q in [fC]
Abbildung 4.4: Abfallzeit und Ausgangsamplitude in Abhängigkeit der eingepulsten
Ladung.
Am Verlauf der Kurven in Abbildung 4.4 ist zu erkennen, dass die Verstärkung der
Pixel für verschiedene Eingangspulse nicht konstant ist. Für große Eingangssignale
nimmt die Verstärkung ab, da die Verstärker dann ihren optimalen Arbeitsbereich
verlassen.
Für Eingangsladungen bis 25f C beschreibt die lineare Regression die Ausgangsamplitude gut (R=0,998). Die Verstärkung in diesem Bereich beträgt A = 24, 2 ± 0, 4 mV
.
fC
Da die Verstärkung der entworfenen gefalteten Kaskode endlich ist und auch wegen
des ballistischen Defizits kann die theoretische Verstärkung von A = C1f = 33 mV
nicht
fC
erreicht werden. Die Ausgangsamplitude folgt in allen Pixeln dem in Simulationen
vorhergesagten Verlauf.
56
4. Analyse der implementierten Schaltungen
Verstärker für positive Eingangssignale
Das Verhalten eines N-Rückgekoppelten Verstärkers sollte qualitativ bis auf das
Vorzeichen der Amplitude dem Verhalten eines P- oder LV- zurückgekoppelten entsprechen. Die in Abbildung 4.5 dargestellten Ausgangssignale des Verstärkers in Pixel
10 zeigen jedoch, dass dies nicht der Fall ist.
Der Rückkoppelstrom ist innerhalb eines Signals konstant, bis der Rückkoppeltransistor den Sättigungsbereich verlässt. Er ist aber stark abhängig von der maximal
erreichten Signalamplitude. Wie ein Vergleich der Kurven für Uin = 200mV und
Uin = 700mV zeigt, ist der Rückkoppelstrom insbesondere nicht abhängig von der
momentanen Ausgangsamplitude.
Möglich ist dies, wenn die dynamische Steuerung des Stromspiegels das Gate-Potential
am Rückkoppeltransistor nicht schnell genug nachregelt.
Die Abfallzeit der Signale ist mit ca. 600ns deutlich kleiner als erwartet (einige µs,
abhängig vom Eingangssignal). Sie ist insbesondere nicht abhängig von der Signalamplitude. Zurückzuführen ist dies auf das Verhalten der DC-Rückkopplung, die bei
großen Amplituden einen großen Strom fließen lässt.
Obwohl sich die DC-Rückkopplung nicht im vorgesehenen Arbeitsbereich befindet ist
ein Betrieb der N-rückgekoppelten Verstärker möglich. Wie die graphische Darstellung
zeigt, steigt die Ausgangsamplitude linear mit der eingepulsten Ladung (Abb.4.6).
Da wie beschrieben der Rückkoppelstrom größer ist als vorgesehen, kann aufgrund
des ballistischen Defizits nur eine Verstärkung von A = 16, 71 ± 0, 04 mV
erreicht
fC
mV
werden. (theoretisch maximal möglich: A = 33 f C )
4.1. Evaluation der Verstärker
1100
57
Pixel 10 Chip 3
U Buffer [mV]
1000
900
U
U
U
U
U
U
800
700
in
in
in
in
in
in
= 200mV
= 300mV
= 400mV
= 500mV
= 600mV
= 700mV
600
0,0
0,2
0,4
0,6
0,8
Zeit [µs]
Abbildung 4.5: Ausgangssignal für unterschiedlich große Eingangssignale Uin
Pixel 10 Chip 3
Simulation
U Buffer [mV]
600
400
200
U Buffer=16,71mV/fC * Q
in
+ 2,61mV
0
0
10
20
Q in [fC]
Abbildung 4.6: Ausgangsamplitude in Abhängigkeit der eingepulsten Ladung.
58
4.1.2
4. Analyse der implementierten Schaltungen
Rauschen in den ladungsempfindlichen Verstärkern
Es wurden für die verschiedenen Verstärker die in Tabelle 4.2 angegeben Rauschwerte
simuliert. Hierbei wurde die gesamte Signalkette, bestehend aus dem Verstärker, dem
Sourcefolger und dem Ausgangsbuffer betrachtet. Die verwendeten Rauschmodelle
unterscheiden nicht, ob Transistoren in einer tiefen n-Wanne oder direkt im Substrat
liegen, so dass nur drei verschiedene Werte angegeben werden.
Wie in Kapitel 2.3.2.1 angeführt, hat die Rückkopplung einen entscheidenden Einfluss
auf das Rauschverhalten der Schaltungen. In den Rückkoppeltransistoren erzeugtes
Rauschen wird mitverstärkt, da sie direkt an den empfindlichen Eingangsknoten der
Verstärker angeschlossen sind. Die auftretenden Unterschiede sind darin begründet,
dass die Rückkoppeltransistoren sich je nach Typ an verschiedenen Arbeitspunkten
befinden.
DC-Rückkopplung
P
LV
N
ENC [e− ]
50
91
54
Tabelle 4.2: Simulierte Rauschbeiträge der verschiedenen Verstärker.
Das Rauschen der Verstärker ohne Eingangssignal wurde auf der Grundlinie mit einem
Speicheroszilloskop gemessen. Für jede Messung wurden 50 Grundlinien-Wellenzüge
mit jeweils 10.000 Messpunkten digitalisiert und die Wurzel des quadratischen Mittelwertes errechnet (effektive Spannung, RMS). Da die Messpunkte des Oszilloskops
äquidistant sind, ist die Forderung nach willkürlichen Messpositionen gut erfüllt.
Für die Messung wurde das Signal kapazitiv in das Oszilloskop eingekoppelt, da
das Gerät nur so die maximale Mess- und Digitalisierungsgenauigkeit von 9-Bit auf
10mV erreicht.
Aus der ermittelten RMS-Rauschspannung wird mit der Verstärkung, die bei einer
Eingangsladung von Qin = 20f C erreicht wird, die ENC berechnet. Sie ist in Tabelle
4.3 als Mittelwert der Kanäle angegeben. In den Pixeln mit einer N-Rückkopplung
ist die ENC deutlich größer als in den übrigen Pixeln. Sie ist insbesondere dreimal
größer als durch die Simulation prognostiziert. Ursache ist hier der Arbeitspunkt der
Rückkopplung und die hieraus resultierende geringe Verstärkung in den Pixeln.
Der ENC in den Pixeln mit P- oder LV- Rückkopplung ist ebenfalls größer als in der
Simulation berechnet.
DC-Rückkopplung
P
LV
N
ENC [e− ]
101, 5 ± 0, 4
100, 3 ± 0, 8
140, 7 ± 1, 6
ENC [e− ]
IS = 14µA
102, 7±0,5
99, 8 ± 0, 6
143, 6 ± 2, 6
ENC [e− ]
IF P/IF N = 1µA
108, 9 ± 0, 5
116, 4 ± 1, 1
182, 3 ± 2, 7
Tabelle 4.3: Gemessene Rauschbeiträge der verschiedenen Verstärker.
4.1. Evaluation der Verstärker
59
Für alle Verstärker ist das Rauschen größer als in der Simulation. Dies lässt sich
zum Teil durch den störenden Einfluss eines nahe gelegenen Radiosenders erklären.
Die von diesem ausgestrahlten Frequenzen sind im Ausgangsfrequenzspektrum der
Verstärker die deutlichsten Signale (Abb. 4.7). Auch durch die Abschirmung des
Testsystems in einem Metallgehäuse ließ sich dieser Einfluss nicht gänzlich eliminieren.
Abbildung 4.7: Dieser Ausschnitt aus dem Ausgangsfrequenzspektrum eines Pixels
zeigt den störenden Einfluss von eingekoppelten Radiosignalen. Der dargestellte
Bereich reicht von 87M Hz bis 109M Hz, beide Achsen sind linear skaliert, in yRichtung entspricht 1 Skalenteil 37, 5µV .
Ebenfalls untersucht wurde der Einfluss der Biasparameter auf das Rauschen in den
Verstärkern, hierbei wurde darauf geachtet, dass die Schaltungen immer noch in
einem sinnvollen Arbeitsbereich betrieben werden.
Eine Halbierung des Stroms (IS ) in den Pixeln hat keinen Einfluss auf das erzeugte
Rauschen. Eigentlich ist zu erwarten, dass mit sinkendem Strom die Transkonduktanz
des Eingangstransistors kleiner wird, was nach Gleichung 2.9 durch einen größeren
Beitrag des thermischen Rauschens begleitet werden sollte. Dieser Effekt wird aber
durch eine sinkende Bandbreite kompensiert.
Die Steigerung des Rückkoppelstroms vergrößert das ballistische Defizit und setzt so
die erreichte Verstärkung herab, daher nimmt die ENC zu.
Im 2D-Diagramm in Abbildung 4.8 wird deutlich, dass die Position eines Pixels auf
dem Chip, wie erwartet, keinen messbaren Einfluss auf das erzeugte Rauschen hat.
Die beiden Bereiche, die ins Auge fallen, markieren die Pixel, in denen Verstärker
mit N-Rückkopplung platziert sind.
60
4. Analyse der implementierten Schaltungen
145,0
138,8
132,5
126,3
120,0
113,8
107,5
101,3
95,00
9
8
7
6
5
4
3
2
1
1
2
3
4
5
Abbildung 4.8: ENC in #Elektronen - aufgetragen in Abhängigkeit der Position der
Pixel auf dem Testchip. Wie in Abb. 2.23 befindet sich Pixel 1 in der linken unteren
Ecke, in dem weißen Bereich oben rechts befinden sich keine Pixel.
4.2
Untersuchung der entworfenen Zähler
Die in den Pixeln platzierten Zähler wurden auf ihre Funktion geprüft, und die
maximale Zählfrequenz ermittelt. Hiefür wurde der Eingangsbus der Zähler (CLK)
mit einem durch einen Pulsgenerator erzeugtem Taktsignal versorgt. Die Zellen ohne
eine Strombegrenzung erreichen Zählraten, die größer sind als 80M Hz.2 Die maximale
Zählfrequenz der strombegrenzten Zähler ist, wie erwartet, abhängig vom maximal
fließenden Strom in den Logikzellen (Abb. 4.9).
Beim Zustandswechsel in einem Flip-Flop sind diverse parasitäre Kapazitäten umzuladen, also eine für die Logikzellen charakteristische Ladungsmenge Q zu bewegen.
Solange die zu bewegende Ladung kleiner ist als die Ladung, die in einem Zyklus
maximal bewegt werden kann (Qmax ), funktioniert die Zelle. Wenn die Ladung Qmax
zu klein wird, können keine Zustandswechsel mehr vollzogen werden. Die maximal
bewegte Ladung ergibt sich aus dem Integral:
Qmax =
Z T
I(t)dt
(4.1)
0
Die zum Umladen verfügbare Zeitspanne T wird durch den geforderten Takt festgelegt,
der fließende Strom durch die Strombegrenzung. Wenn diese wirkt, ist der Strom in
guter Näherung eine Konstante und das Intergral vereinfacht sich zu: Qmax = Imax T .
Somit ist zu erwarten, dass die maximale Zählfrequenz (fmax = T1 ) proportional zum
2
Frequenzen größer als 80M Hz können mit dem verwendetem Pulsgenerator nicht erzeugt werden.
4.2. Untersuchung der entworfenen Zähler
61
maximalen Strom ist. Die durchgeführten Messungen bestätigen dies (Abb. 4.9).
maximale Zählerfrequenz [MHz]
80
70
60
50
40
30
20
CS-CMOS
CS-PGL
10
0
0
1
2
3
4
5
6
7
8
9
10
Stromlimit [µA]
Abbildung 4.9: Lineare abhängigkeit des maximalen Zählertakts von der Stromlimitierung für Logikzellen aus Konjunktionen (CS-CMOS) und Transmission-Gates
(CS-PGL). Der Schnittpunkt beider Ausgleichsgeraden sollte theoretisch bei (0, 0)
liegen.
Zusammenfassung
Es konnte gezeigt werden, dass die ladungsempfindlichen Verstärker aller Pixel funktionieren. Die Rückkoppelströme können jedoch nicht über den gesamten geplanten
dynamischen Bereich eingestellt werden. Der Rückkoppelstrom in den P- und LVzurückgekoppelten Verstärkern ist um einen Faktor zehn größer als simuliert. In den
Zellen mit einer N-DC-Rückkopplung zeigen die Rückkoppeltransistoren ein anderes
Verhalten als in der Simulation.
Das Rauschen der Zellen zeigt eine Abhängigkeit von der Art der DC-Rückkopplung.
Es liegt mit einem ENC von ≈ 100e− in der erwarten Größenordnung.
Die strombegrenzten Zellen zeigen die erwartete Abhängigkeit der maximalen Zählfrequenz vom maximal fließenden Strom.
62
4. Analyse der implementierten Schaltungen
5. Messungen zum
Übersprechverhalten
Die Ergebnisse zum Übersprechen der einzelnen Pixel werden in diesem Kapitel
präsentiert. Es werden sowohl die Zellen untersucht, in denen Übersprechen durch
digitale Aktivität erzeugt wird, als auch die Pixel, in denen es möglich ist, durch
direkte Ladungsinjektion in das Substrat Störungen zu erzeugen.
5.1
Durch digitale Aktivität erzeugte Störungen
Um durch digitale Aktivität erzeugte Störungen zu untersuchen, wurde die gleiche
Messprozedur wie bei den Rauschmessungen angewandt.
Mit einem Speicheroszilloskop wurden 500 Grundlinien-Wellenzüge mit jeweils 10.000
Messpunkten digitalisiert. Aus den aufgenommenen Daten wurde die effektive Spannung (RMS) berechnet. Die Genauigkeit, mit der diese Messung durchgeführt wurde,
ist durch die Auflösung des Oszilloskops von 9 Bit auf 10mV begrenzt (Digitalisierungsintervall: 20µV ).
In einer graphisch in Abbildung 5.1 dargestellten Messung wird gezeigt, dass die
RMS-Spannung durch Anlegen des Taktsignals an den entsprechenden Bus auf dem
Chip um mehr als 1mV (frequenzabhängig) im Vergleich zu RMS Spannung ohne
Taktsignal angehoben wird.
Die Ursache für die Größe der durch das Taktsignal erzeugten Störamplitude ist in der
Auslegung des Taktnetzes auf dem Chip zu suchen. Durch die Notwendigkeit, jedes
Pixel mit dem Taktsignal ansteuern zu können, erreicht der taktführende Bus eine
Länge von über 4mm auf dem Chip. Er stellt damit eine nicht zu vernachlässigende
parasitäre Kapazität dar, über die das Taktsignal in das Substrat koppelt.
Zusätzlich wird das Taktsignal außerhalb des Chips mit einer Amplitude von 3, 3V
geführt, was ein Anpassen der Pegel auf dem Chip notwendig macht, die hierfür
notwendigen Transistoren befinden sich in den I/O Zellen des Ringes mit den Anschlusspads. Hier erzeugte Störungen in der Versorgungsspannung werden durch die
Leitungen im Ring über den gesamten Chip verteilt.
64
5. Messungen zum Übersprechverhalten
1,8
RMS U Buffer [mV]
1,6
1,4
1,2
1,0
0,8
0,6
0
5
10
15
20
25
30
35
Pixel #
es liegt kein Taktsignal an
Taktsignal liegt an; Zähler inaktiv
Zähler des Pixels und digitaler Ausgang sind aktiv
aktiver Zähler, jedoch ohne digitalen Ausgang
Abbildung 5.1: Die RMS Spannung UBuf f er steigt durch anlegen das Taktsignals an.
Betroffen von den so erzeugten Störungen sind nicht nur die Verstärker in den einzelnen Pixeln, sondern auch der Ausgangsbuffer. Da die N-rückgekoppelten Verstärker
eine kleinere Verstärkung als die Verstärker in den übrigen Pixeln erreichen, ist die
absolute Amplitude, mit der sie auf Störungen reagieren, kleiner. Das Verhältnis von
Signal zu Störung ist aber, anders als Abbildung 5.1 suggeriert, keinesfalls besser als
in den anderen Verstärkern.
Für jedes Pixel auf dem Testchip wurde die Reaktion auf digitale Aktivität im
jeweiligen Pixel untersucht, während die Schaltungen in den restlichen Pixeln inaktiv
waren. Zunächst sind drei verschiedene Betriebsmodi von Interesse:
• Der Verstärker im betrachteten Pixel ist mit dem analogen Ausgangsbus verbunden. Es liegt kein Eingangssignal an, die Grundlinie wird vermessen. Der
Chip wird mit einem Taktsignal versorgt (80M Hz), keiner der Zähler ist aktiv.
• Im untersuchten Pixel ist der Verstärker weiterhin mit dem Ausgangsbus
verbunden. Der Zähler ist aktiviert, sein Ausgangssignal wird auf den digitalen
Ausgangsbus geleitet.
• Sowohl Zähler als auch Verstärker im Pixel sind aktiv, der Zähler ist jedoch nicht
mit dem digitalen Ausgangsbus verbunden. Diese Messung soll sicherstellen,
das gemessene Störungen nicht vom digitalen Ausgangspad erzeugt werden.
5.1. Durch digitale Aktivität erzeugte Störungen
65
1750
RMS U Buffer [µV]
1700
1650
1600
1550
1500
1450
1400
0
5
10
15
20
25
30
35
Pixel #
Taktsignal liegt an; Zähler inaktiv
Zähler des Pixels und digitaler Ausgang sind aktiv
aktiver Zähler, jedoch ohne digitalen Ausgang
Abbildung 5.2: Gemessene RMS Spannung der Pixel auf Chip 3 bei verschiedenen
Betriebszuständen. Die Pixel 31 bis 35 können keine Reaktion auf digitale Aktivität
zeigen, da in ihnen kein Zähler platziert ist.
Die ermittelten RMS Spannungen sind in Abbildung 5.2 graphisch aufgetragen. Auf
der Abszisse sind die Kanäle aufgetragen. Deren Nummerierung folgt der Pixelposition auf dem Chip und ist somit zufällig.
Die Störamplitude in den Pixeln mit Takt, aber ohne digitale Aktivität, ist die
Referenz für die beiden anderen Messungen (dargestellt in schwarz). Durch Differenzbildung zwischen dieser und den beiden anderen Messungen erhält man ein Maß für
die durch digitale Aktivität erzeugte Störamplitude. Wie in Abbildung 5.2 abzulesen
ist, beträgt diese nur maximal 60µV , also weniger als drei mit dem Messverfahren
zu erreichende Diskretisierungsschritte. Die Messung zu den drei Zuständen dauert
für jedes Pixel knapp 15 Minuten, so dass Messungen der ersten Pixel zeitlich nicht
mit den letzten vermessenen Pixeln korreliert sind. Ein Vergleich der so erreichten
Messgrößen ist daher nicht in einem sinnvollen Rahmen möglich.
Um die Wirksamkeit der in den Pixeln 23 bis 30 eingesetzten Guard-Ring-Strukturen
untereinander zu vergleichen wurde versucht, die durch digitale Aktivität erzeugte
Störamplitude bis in den messbaren Bereich zu vergrößern. Dazu wurden die Zähler in
den Pixeln 11 bis 30 aktiviert und die RMS Spannung für die Verstärker der einzelnen
Pixel gemessen. Auch mit dieser Konfiguration ist keine signifikante Differenz zwischen
Messungen mit oder ohne digitaler Aktivität festzustellen.
66
5. Messungen zum Übersprechverhalten
Die Fourierzerlegung eines Rechtecksignals mit der Frequenz ω besteht aus einem
Sinus mit der Grundfrequenz ω und den harmonischen Oberschwingungen mit den
Frequenzen ωi = (2i + 1) · ω und abnehmender Amplitude.
Im Frequenzspektrum eines Verstärkers hebt sich die Grundfrequenz des Taktsignals
stark vom Untergrund ab (Amplitude im Pixel 20 Chip 3: 878µV ).
Das erste Flip-Flop eines Zählers schaltet gerade mit der halben Taktfrequenz, daher
sollte im Frequenzspektrum auch ein Beitrag für eine Frequenz 12 ω zu erkennen sein.
Die durch Schaltvorgänge erzeugte Störamplitude ist aber kleiner als auflösbar, so
dass kein Beitrag nachgewiesen werden kann.
Durch Aktivierung der Zähler in den Pixeln 11 bis 30 addieren sich alle erzeugten
Störungen. Im Frequenzspektrum ist dann bei 12 ω ein Beitrag mit einer Amplitude von
10µV zu erfassen. Da die Größe dieses Beitrags unabhängig von der Wahl des aktiven
Verstärkers ist, kann aus dieser Messung keine Klassifizierung der unterschiedlichen
Abschirmtechniken abgeleitet werden.
Zusammenfassend muss festgestellt werden, dass durch die in den Pixeln platzierten
Zähler keine Störungen mit messbarer Auswirkung erzeugt werden. Es kommt jedoch
zu kapazitivem Übersprechen des Taktsignals vom Taktbus auf die Verstärker in den
Pixeln. Daher kann auf Grundlage der durchgeführten Messungen zu den Pixeln 1 bis
30 keine Aussage über die Wirksamkeit der eingesetzten Abschirmtechniken und die
Intensität, mit der die verschiedenen Zähler Störungen erzeugen, getroffen werden.
5.2. Untersuchung der direkten Ladungsinjektion
5.2
67
Untersuchung der direkten Ladungsinjektion
Wie das Taktsignal der Zähler erzeugt auch der Bus zur direkten Ladungsinjektion
(Directx ) Störungen auf benachbarten Leitungen und im Substrat, wenn ein getaktetes Signal anliegt. Der Effekt bei der direkten Injektion ist aber deutlich kleiner
als beim digitalen Bus, da der Bus kürzer ist. Zusätzlich handelt es sich um einen
analogen Anschlusskontakt, in dem keine logischen Schaltungen implementiert sind,
die Störungen verursachen.
Die durch direkte Injektion erzeugte Störamplitude ist so klein, dass sie vom elektronischen Rauschen überlagert wird. Die Eliminierung von statistischen Effekten durch
eine Mittelung über mehrere Ereignisse ermöglicht es jedoch, den Effekt zu extrahieren und Messungen durchzuführen (Abb. 5.3). Die Mittelung über mehrere Ereignisse
wird intern im Oszilloskop berechnet, so dass die Abweichung vom Mittelwert nicht
angegeben werden kann. Eine fundierte Betrachtung der Messungenauigkeit ist daher
nicht möglich.
1,4
1,2
2
Mittelung über 512 Ereignisse
einzelne Störung
1,0
0,8
0,6
U Buffer [mV]
0,4
0,2
0,0
-0,2
-0,4
-0,6
1
-0,8
-1,0
-1,2
-1,4
0
500
1000
1500
Zeit [ns]
Abbildung 5.3: Oszillogramm zur Veranschaulichung des untersuchten Effektes. Zum
Zeitpunkt t = 0 werden über die Injektionskapazitäten CDirectX durch einen Spannungshub von 1, 5V Ladungsträger in das Substrat injiziert.
Der kurze im Oszillogramm sichtbare Puls ”1” ist kein Effekt, der über die Injektionskapazitäten erzeugt wird, er tritt auch auf, wenn keine der Injektionskapazitäten
aktiviert ist. Amplitude und Dauer dieses Pulses sind unabhängig davon, welches
Pixel an den Verstärkerausgangsbus angeschlossen ist. Insbesondere tritt der Effekt
auch auf, wenn kein Pixel an den analogen Ausgangsbus angeschlossen ist.
Die Entstehung dieser ortsunabhängigen Störung kann daher auf kapazitives Übersprechen der Leitungen auf und außerhalb des Chips zurück geführt werden. Durch
kapazitive Kopplung auf dem Chip wird eine Störung auf dem analogen Ausgangsbus
erzeugt, auch wenn dieser nicht an einen Verstärker angeschlossen ist und dessen
Eingangspotential durch die Stromsenke ISF gegen Masse gezogen wird (Abb. 5.4).
Die Störamplitude ist abhängig von der Güte der Stromsenke ISF , und somit vom
eingestellten Strom.
68
5. Messungen zum Übersprechverhalten
Abbildung 5.4: Veranschaulichung des Kopplungspfades.
Da es sich um einen globalen Effekt handelt, kann er nicht zur Charakterisierung des
Übersprechverhaltens herangezogen werden.
Der zweite im Oszillogramm sichtbare Puls ”2” ist regelbar, er wird durch die Injektionskapazitäten CDirectX erzeugt.
Abbildung 5.5: Lage der Pixel 31 bis 36 relativ zueinander.
Die Größe der Störung ist stark abhängig von der Position, die Sender und Empfänger zu einander haben. So kann gezeigt werden, dass sich das Einpulsen von
Ladungsträgern in das Substrat stärker auf die analoge Domäne eines Pixels auswirkt,
wenn die Injektion links des Verstärkers erfolgt, als wenn dies rechts geschieht. Offensichtlich wirken sich Substratstörungen vor allem auf die links im Pixel liegenden
Eingangskapazitäten CP ulse der Verstärker aus (vgl. Abb. 2.22), obwohl diese durch
eine unter ihnen platzierte n-Wanne vom Substrat entkoppelt sind. Erklären lässt
sich dieser Umstand durch die große Fläche, die diese Kapazität im Vergleich zur
Verstärkerschaltung einnimmt.
Die Amplitude der durch direkte Ladungsträgerinjektion erzeugten Störung ist proportional zur Menge der eingepulsten Ladung (Abb. 5.6). Dies unterstreicht, dass die
Störung in den Verstärkern nicht auf den Steuerleitungen für die Stromspiegel oder
das Potential am Gate des Kaskodetransistors, sondern an Ein- und Ausgang der
Verstärkerschaltung erfolgt. Bei der dargestellten Messung wurde das Ausgangssignal des Verstärkers in Pixel 33 überwacht, während Substratstörungen durch die
5.2. Untersuchung der direkten Ladungsinjektion
69
Injektionskapazität in Pixel 34 erzeugt wurden. Durch diese Kombination wurde eine
relativ große Störamplitude erreicht und auch für geringe Spannungshübe konnten
Messungen durchgeführt werden.
Chip 1 CSA 33 gepulst von DirectX 34
Lineares Fitten
Störamplitude U Buffer[mV]
1,0
0,5
0,0
0
200
400
600
800
1000
1200
1400
1600
1800
2000
DirectX [mV]
Abbildung 5.6: Linearer Zusammenhang zwischen Störamplitude und in das Substrat
gepulster Ladung (QDirectX ∝ UDirectX ).
Die fünf Pixel, für die direkte Ladungsinjektion vorgesehen ist, sind bis auf die
Wahl der Guard-Ringe identisch aufgebaut. Es ist daher möglich, die abschirmende
Wirkung der Guard-Ringe miteinander zu vergleichen, wenn Substratstörungen durch
die im jeweiligen Pixel platzierten Injektionskapazitäten erzeugt werden.
In Abbildung 5.7 ist die in den einzelnen Pixeln erreichte Störamplitude für eine
Injektionsspannung von 1, 5V dargestellt.
Ein Vergleich der abschirmenden Wirkung der Guard-Ringe macht deutlich, dass
ein einfacher p-Guard-Ring die Einkopplung von Störungen effektiv dämpft. Die
zusätzlich abschirmende Wirkung einer n-Barriere (pn) ist im Vergleich hierzu nur
schwach. Insbesondere liefert der Einsatz von tiefen n-Wannen als Guard-Ring keinen
messbaren Vorteil gegenüber einfachen n-Implantationen.
Bei der Messung der Abhängigkeit der Störamplitude vom Abstand zwischen Sender
und Empfänger wurde als Abstandsmaß d die Entfernung vom Mittelpunkt der
Injektionskapazität CDirectX zum Mittelpunkt der Kapazität am Eingang des Verstärkers CP ulse gewählt. Die Ergebnisse der Messung sind in Abbildung 5.8 graphisch
dargestellt. Aus den Messwerten kann zwar eine Abstandsabhängigkeit abgeleitet
werden, jedoch ist den Messwerten nicht zu entnehmen, welcher mathematischen
Funktion diese Abhängigkeit folgt, da nur maximal fünf Messpunkte pro Messreihe
70
5. Messungen zum Übersprechverhalten
zur Verfügung stehen. Erschwerend kommt hinzu, dass zwischen dem Punkt im
Substrat, an dem die Störung erzeugt wird, und dem Empfänger bei einigen Messungen unterschiedliche Schaltungen liegen. Die hieraus entstehenden Unterschiede im
Dotierungsprofil werfen die Frage auf, in wie weit zwei Messungen einer Messreihe
direkt miteinander vergleichbar sind.
Mit dem Wissen, dass die Wirksamkeit der Guard-Ringe in den Pixeln 33 und 34
vergleichbar ist, läßt sich durch Kombination der Messkurven zu beiden Pixeln eine
asymptotische Abnahme der Störamplitude mit steigender Distanz erkennen. Ohne
Messungen mit mehr Datenpunkten und besser definierten Randbedingungen lässt
sich keine genaue mathematische Beschreibung aufstellen.
Zusammenfassung
Die digitale Aktivität der Zähler erzeugt kein messbares Übersprechen. Es kommt
jedoch zu Übersprechen durch Anlegen des Taktsignals an den Chip. Dieses wird
zurückgeführt auf kapazitive Kopplung auf dem Chip. Weitere Effekte sind Übersprechen außerhalb des Chips und digitale Schaltvorgänge in den großen Transistoren
der Anschlusspads. Weil die messbaren Effekte im Rahmen der Messgenauigkeit für
alle Pixel identisch sind, kann auf Basis dieser Messungen keine Aussage über die
Qualität der erprobten Abschirmtechniken getroffen werden. Die Zähler können aus
dem gleichen Grund nicht nach der Intensität, mit der sie Übersprechen erzeugen,
charakterisiert werden.
Die Analyse der direkten Ladungsinjektion ermöglicht es hingegen, die eingesetzten
Guard-Ring-Strukturen nach Wirksamkeit zu unterscheiden. Zusätzlich war es möglich nachzuweisen, dass die Auswirkungen von Störungen im Substrat abhängig vom
Abstand zwischen Sender und Empfänger sind. Aufgrund der geringen Datendichte
kann jedoch kein Modell zur mathematischen Beschreibung dieser Abhängigkeit
aufgestellt oder verifiziert werden.
5.2. Untersuchung der direkten Ladungsinjektion
Chip1
Chip3
1000
Störamplitude U Buffer [µV]
71
800
600
400
200
0
CSA31
(pDNWp)
CSA32
(pnp)
CSA33
(np)
CSA34
(p)
CSA35
(ohne)
CSA 33
CSA 34
CSA 35
Störamplitude U Buffer [µV]
Abbildung 5.7: Störamplitude in den Pixeln 31 bis 35 unter identischen Randbedingungen. In Klammern sind die verwendeten Guard-Ringe angegeben.
Chip1
Chip3
1000
800
600
400
200
0
100
150
200
250
300
350
100
150
200
250
300
350
150
200
250
300
350
1000
800
600
400
200
0
1000
800
600
400
200
0
100
Distanz zwischen Sender & Empfänger [µm]
Abbildung 5.8: Abhängigkeit der Störamplitude von der Distanz zwischen Sender
und Empfänger.
72
5. Messungen zum Übersprechverhalten
Zusammenfassung
Im Rahmen dieser Arbeit wurde ein integrierter Schaltkreis entwickelt, der die Untersuchung von durch Übersprechen erzeugten Effekten ermöglicht.
Auf dem Testchip wurden ladungsempfindliche Verstärker als Empfänger sowie digitale Zähler zur Erzeugung von Störungen eingesetzt, um die Situation in Detektorausleseelektronik möglichst genau nachzubilden. In einer zusätzlichen Messanordnung
wurden Störungen im Substratpotential durch direktes Einpulsen von Ladungen
erzeugt.
Die notwendigen Verstärker wurden auf Transistorniveau entworfen, und im Layout
des Chips umgesetzt. Die Gleichstrom-Rückkopplung erfolgt mit einer KonstantStromquelle. Auch die Zähler wurden auf Transistorniveau entworfen und umgesetzt.
Hierdurch wurde es möglich, das digitale Masse- vom Substratnetz zu trennen und
so Einfluss auf die Intensität zu nehmen, mit der Übersprechen erzeugt wird. Eine
Strombegrenzung ermöglicht es, in einigen Zählern die Schaltgeschwindigkeit der
Flip-Flops zu limitieren, um so die durch Übersprechen hervorgerufenen Störungen
zu minimieren.
In einigen Messungen wurden die ladungsempfindlichen Verstärker charakterisiert.
Das von den Verstärkern erzeugte Rauschen beträgt nur etwa 100 e− . Obwohl die
Gleichstrom-Rückkopplung nicht am vorgesehenen Arbeitspunkt betrieben werden
kann, funktionieren alle entworfenen Verstärkertypen. In den meisten Fällen liefert
die Gleichstrom-Rückkopplung einen konstanten Strom, so dass aus der Abfallzeit
eine Amplitudeninformation abgeleitet werden kann.
Die maximale Zählrate der entworfenen Zähler konnte mit den zur Verfügung stehenden Taktgeneratoren nicht erreicht werden, sie liegt bei über 80M Hz. Die Korrelation
zwischen maximal fließendem Strom und maximaler Zählrate konnte wie vorhergesagt
mit einem linearen Verhalten beschrieben werden.
Übersprechen zwischen den Zählern und den ladungsempfindlichen Verstärkern konnte nicht nachgewiesen werden, die störenden Effekte sind kleiner als die erreichbare
Messgenauigkeit und werden durch globales Übersprechen des Taktsignals überlagert.
Anhand direkter Ladungsträgerinjektion in das Substrat wurde die Wirksamkeit
von einfachen p-Guard-Ringen bestätigt. Die Effektivität der Abschirmung lässt
sich durch eine Erweiterung um einen zusätzlichen n-Guard-Ring kaum steigern.
Aufwändige Guard-Ring-Strukturen zeigen im Vergleich zu Anordnungen aus einem
p- und einem n-Ring keine verbesserte Abschirmleistung.
Bei weiteren Untersuchungen zum Übersprechen muss die Messgenauigkeit im submV Bereich gesteigert werden. Störende Randeffekte, die durch kapazitive Effekte
auf dem Chip entstehen, müssten in einem weiteren Testchip unterdrückt werden.
Lösungsansätze für diese Problemstellung können Messungen auf dem Chip durch
Komperatoren, differenzielle Taktsignale mit einem geringen Spannungshub (LVDS)
und eine Verbesserung der Leitungsabschirmung auf dem Chip sein.
74
5. Zusammenfassung
Anhang
Charge_in
T
N_BPW_18_MM
gnd
Nf=10
w=3u
l=600n
M1
m:1
c=29.68f
Cf
l=5.3u
w=5.3u
MIMCAPS_MM
DC-Rueckkopplung
m=8
MIMCAPS_MM
C1
w=5.3u
l=5.3u
c=29.68f
M4
M2
Nf:1
w=5.52u
l=6u
N_BPW_18_MM
Nf=10
w=3u
T
gnd
I_Load
T
Nf:1
w=5.52u
l=6u
N_BPW_18_MM
M22
idc=I_L
I1
T
gnd
Nf:1
w=5.52u
l=6u
N_BPW_18_MM
M32
Nf=10
w=3u
P_18_MM
M23
Nf=10
l=850.0n
vdda
P_18_MM
w=1.3u
l=2u
P_18_MM
V_cascode
I_Source
M24
l=850.0n
M3
Nf=10
w=1.3u
l=2u
vdda
AMP_Enable
gnd
idc=I_S
I4
T
N_BPW_18_MM
Nf:1
w=3u
l=1.5u
M9
Z
M19
Nf:1
w=12.0u
l=1.5u
P_LV_18_MM
Nf=10
w=550.0n
l=2.5u
N_ZERO_18_MM
vdda
M7
Buffer
P_18_MM
vdda
L
!Enable
gnd
76
5. Anhang
Abbildung 5.9: Ladungsempfindlicher Verstärker. Die Gatepotentiale werden durch
Stromspiegel eingestellt.
l=7u
Wtotal=1u
Nf:1
c=130.1445f
PCAP_MM
l=7u
Wtotal=1.5u
P_18_MM
P_18_MM
Wtotal=1u
l=10.26u
P_LV_18_MM
M10
M9
C0
idc=IFP
AMP_in
l=6u
vdd
M13
w=1.2u
vdda
I9
L
vdda
Nf:1
77
AMP_out
l=3u
Wtotal=3u
Wtotal=300n
Nf:1
M7
M25
Nf:1
Faktor 1:10
M8
N_BPW_18_MM
P_LV_18_MM
N_18_MM
l=3u
l=6u
M11
Nf:1
M26
N_18_MM
w=1.2u
L
Nf:1
N_BPW_18_MM
l=3u
Wtotal=3u
l=3u
T
T
Nf:1
gnd
Wtotal=300n
LV-DC-Rueckkopplung
Nf:1
M2
M1
AMP_in
PCAP_MM
P_18_MM
gnd
l=7u
C2
Wtotal=1u
l=8.8u
M20
c=111.6904f
vdd
Nf:1
Wtotal=1.5u
Faktor 1:10
Nf:1
Wtotal=300n
M22
T
P_18_MM
T
Nf:1
Wtotal=3u
l=3u
l=3u
N_BPW_18_MM
l=3u
Wtotal=2u
N_BPW_18_MM
Nf:1
Wtotal=3u
Wtotal=300n
Nf:1
M21
P_18_MM
N_18_MM
l=3u
l=3u
M18
l=3u
Nf:1
M19
N_18_MM
Wtotal=2u
AMP_out
Nf:1
Faktor 1:10
gnd
P-DC-Rueckkopplung
vdda
Faktor 1:10
M4
M3
P_18_MM
P_18_MM
l=3u
l=3u
Wtotal=5u
N-DC-Rueckkopplung
Wtotal=500n
Nf:1
Nf:1
vdd
Faktor 1:10
M16
P_18_MM
AMP_in
PCAP_MM
C1
gnd
Wtotal=1u
Nf:1
gnd
T
Wtotal=1u
l=3u
T
Nf:1
N_BPW_18_MM
gnd
l=7u
l=7u
Wtotal=1u
AMP_out
N_18_MM
N_BPW_18_MM
M14
idc=IFN
M12
M0
I10
c=48.04893f
Nf:1
Nf:1
Wtotal=1u
Nf:1
Wtotal=500n
Nf:1
Nf:1
Wtotal=1.28u
l=3u
Wtotal=500n
Nf:1
l=3u
Wtotal=5u
P_18_MM
Wtotal=5u
l=4.4uT
P_18_MM
M17
l=3u
l=3u
P_18_MM
l=3u
N_BPW_18_MM
M5
M15
M6
Abbildung 5.10: Die verschiedenen implementierten DC-Rückkopplungen mit den
steuernden Stromspiegeln
78
5. Anhang
Literaturverzeichnis
[1] Dr. Jan Albers. Mikrosystemtechnik. Vorlesungsskript. University of Applied
Sciences Dortmund.
[2] Francois Clement. Electrical Signal Integrity Analysis in Mixed-Signal and RF
ICs. Talk on Low-Noise Analog IC Design at EPFL, Switzerland, September
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[3] Faraday Technolgy Corpooration. www.faraday-tech.com.
[4] United Microelectronics Corporation. www.umc.com.
[5] D.Kosaka, M.Nagata. Equivalent circuit modeling of guard ring structures for
evaluation of substrate crosstalk isolation, 2006. Kobe, Japan.
[6] Peter Fischer. VLSI Design. Vorlesungsskript, 2006.
[7] Timothy J.Schmerbeck. Low-Power HF microelectronics: a unified approach,
chapter 10: Noise coupling in mixed-Signal ASICs. Gerson A.S. Machado, 1996.
ISBN 0-85296-874-4.
[8] Sven Krimmel. Entwicklung eines Auslesesystems für Röntgen-Pixelchips und
Messungen mit einem CdTe-Sensor. Diplomarbeit, 2002. BONN-IB-2002-07.
[9] Dr. Ulrich Küsthardt. Aerosile und Silane für die Mikroelektronik. Degussa
Science Newsletter, 13, 2005.
[10] Domine Leenarts. Do We Have RF Performance Degradation Due To Substratenoise? Workshop on Substrate Noise-coupling in Mixed-Signal ICs. Philips
Research.
[11] L.Rossi, P.Fischer, T.Rohe and N.Wermes. Pixel Detectors. Springer, 2006.
[12] Willy M.C.Sansen and Zhon Yuan Chang. Limits of Low Noise Performance
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Nuclear Science, Vol.37(No.11), November 1990.
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A Low-Noise, Wide-Band CMOS Charge-Sensitive Preamplifier for use with
APD/LSO PET Detectors. IEEE Transactions on Nuclear Science, Vol.43(No.3),
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80
Literaturverzeichnis
[14] Ivan Perić. Design and Realisation of Integrated Circuits for the Readout of
Pixel Sensors in High-Energy Physics and Biomedical Imaging. Dissertation,
August 2004. BONN-IR-2004-13.
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[16] R.D.Kronig and W.G.Penney. Quantum Mechanics of Electrons in Crystal
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and Simulation. IEEE Press Stuart K.Tewksbury, 1998.
[18] R.Rossi, G.Torelli, V.Liberali. Model and Verification of Triple-Well Shielding
on Substrate Noise in Mixed-Signal CMOS ICs. Published on IEEE.
[19] Willy M.C. Sansen. Analog Design Essentials. Springer, 2006.
[20] V.Liberali, R.Rossi, G.Torelli. A Simple Model for Digital/Analog Crosstalk
Simulation in Deep Submicron CMOS Technolgy, August 2001. ECCTD2001 European Conference on Circuit Theory and Design, Espoo, Finland.