MixedMode WEKA PowerRamping

Designpraxis
Beste Startbedingungen
Als „Power Ramping“ bezeichnet man das
Anlegen von Spannungen an die verschiedenen Bausteine eines elektronischen Gerätes. Bei komplexen Systemen mit Mikrocontrollern, FPGA, DSP und Peripherie ist
es keine triviale Aufgabe, hier die richtige
Reihenfolge einzuhalten.
Von Derviş H. Günaydin
Langsam Einschalten vermeidet
Stromspitzen
Hat man eingangsseitig eine Gleichstrom-Versorgungsspannung U1 (Bild 1),
aus der mehrere kleinere Versorgungsspannungen für unterschiedliche Chips
generiert werden sollen, z.B. +1,2 V,
+2,5 V und +3,3 V, können beim Einschalten hohe Spitzenströme (in-rush
currents) entstehen. Für die EingangsGleichspannung sind in der Praxis +12 V
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Elektronik embedded September 2013
(Bild: fffranz/Fo
tolia.com)
U
nter Power Ramping versteht
man die Reihenfolge, in der Versorgungsspannungen angelegt
bzw. abgeschaltet werden. Der Designbzw. Systemingenieur muss sich über
die Einschaltreihenfolge Gedanken machen, wenn sein Embedded-System aus
komplexen integrierten Schaltungen
wie Mikroprozessoren, DSPs (Digital
Signal Processors) und FPGAs (Field
Programmable Gate Arrays) besteht.
Anderenfalls riskiert er Redesigns und
Systemfehler und damit Kosten, die das
ganze Projekt zum Scheitern bringen
können. Moderne FPGAs benötigen z.B.
eine andere Spannung für den Core
(Ucore) als für ihre I/O-Bänke (UIO). Die
I/O-Bänke der FPGAs müssen mehrere
Versorgungsspannungen unterstützen,
die ohne Power Ramping nicht steuerbar sind. Neben dem Power Ramping
der einzelnen Versorgungsspannungen
untereinander ist es wichtig, auch ein
Augenmerk auf das Verhalten beim Einund Ausschalten des gesamten Embedded-Systems zu legen.
oder +24 V üblich. Die entstehenden
hohen Spitzenströme können sich pulsartig im Bereich von 10 A bis 100 A oder
mehr bewegen, je nach Eingangskapazität des Embedded-Systems. Je höher
die Eingangskapazität, desto größer
werden die Spitzenströme beim Einund Ausschalten. Müssen große Kapazitäten aufgeladen beziehungsweise
entladen werden, so steigt auch der Betrag des Spitzenstroms entsprechend.
In Bild 2 ist ein solcher Fall dargestellt. Die hohen Spitzenströme können
je nach Einschaltzustand der angeschlossenen Lastkapazitäten (Ladezustand der einzelnen Kondensatoren)
unterschiedlich groß sein. In Bild 2 beträgt der Einschaltstrom 35 A (gelbes
Signal, Kanal 4). Die Zeitdauer dieser
Störung beträgt in diesem Fall ca. 60 µs.
Das blaue Signal stellt die DC-Eingangsspannung dar und das rosarote Signal
ist die aus der Hauptversorgungsspannung neu generierte niedrigere VersorLastkapazitäten
+
–
U1
C1
C2
C3
RL
12 V/24 V
Bild 1. Hohe Lastkapazitäten können sehr hohe
Spitzenströme verursachen.
gungsspannung. Diese hohen Stromspitzen können unterschiedliche Störungen auf beiden Seiten des Systems
hervorrufen. Auf der Spannungsquellenseite, zum Beispiel auf dem externen
Netzteil (U1 in Bild 1), können Defekte
auftreten, da sehr hohe Ströme entnommen werden. Schäden können
genauso auch auf der angeschlossenen
Spannungssenke hervorgerufen werden (Bild 1, rechte Seite). Der Begriff
Latch-up-Effekt (von englisch: einrasten, auch single event latch-up, SEL
genannt) bezeichnet den Übergang
eines Halbleiterbauelements in einen
niederohmigen Zustand, der zu einem
elektrischen Kurzschluss führen kann.
Durch diese Störspitzen auf der Versorgungsleitung können Hard- und
Software-Fehler verursacht werden. Ein
solcher Fehler ist zum Beispiel die Unter- bzw. Überschreitung der zulässigen
Spannungsbereiche (Absolute Maximum Ratings) der einzelnen Bauteile.
Die Folge kann bis zur Zerstörung der
Bauteile des Systems reichen, wird aber
mindestens eine Verkürzung der Lebensdauer der Bauteile zur Folge haben, womit die Qualität des Gesamtsystems beeinträchtigt wird. Es können
aber auch unvorhersagbare interne
Systemzustände hervorgerufen werden, die sehr komplizierte Fehler verur-
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sachen können und schwer nachvollziehbar sind. Werden von vornherein in
der Design­phase des Gesamtsystems
die genannten Fehlerquellen ausgeschlossen, dann wird die langfristige
Stabilität des Gesamtsystems sowie die
damit verbundene Qualität des Produkts gesteigert. Dadurch erreicht man
in den kürzeren Entwicklungszyklen
qualitativ hochwertige Produkte und
reduzierte Entwicklungskosten.
Systemfehler vermeiden
Folgende Maßnahmen können bereits
in der Designphase des EmbeddedSystems in Betracht gezogen werden,
um Systemfehler in der Serienphase zu
vermeiden, damit Redesigns nicht notwendig und folglich Entwicklungskosten minimiert werden:
➜➜die externe Stromversorgung möglichst wenig kapazitiv belasten,
➜➜die Anstiegszeit (Rise-Time) verlängern; dies wird als „Soft Start“ bezeichnet,
➜➜monotonen Anstieg der Versorgungsspannungen anstreben,
➜➜Spannungsüberschwinger und Spannungseinbrüche vermeiden.
Es hat sich in der Praxis gezeigt, dass
Lastkapazitäten unter 10 µF nicht Gefahr laufen, hohe Spitzenströme zu
verursachen. Auf der anderen Seite
kann man für die Verlängerung und die
Steuerung der Anstiegszeit bzw. Begrenzung der Ein- und Ausschaltströme
Hot Swap Controller einsetzen.
In Bild 3 ist das Einschaltverhalten
einer größeren Eingangsversorgungsspannung dargestellt. Man erkennt eine lineare Spannungserhöhung mit
einer Anstiegszeit von 20,31 ms. In der
Praxis genügt meist eine Anstiegszeit
im Bereich von 3 bis 10 ms vollkommen.
Sie kann je nach Anwendung nach
oben oder unten variieren. Man kann
von einer gut ausgelegten Spannungsversorgung ausgehen, wenn zur passenden Anstiegszeit keine zusätzlichen
Spannungsspitzen und Spannungseinbrüche zu verzeichnen sind.
Bild 2. Spitzenströme bei hohen Eingangskapazitäten und schnellem Einschalten.
FPGAs sind es bis zu acht Input/OutputBänke, die unterschiedliche Versorgungsspannungen verlangen, da das
FPGA an unterschiedliche Bauteile angeschlossen werden muss, beispielsweise an einen 2,5-V-Analog-DigitalUmsetzer (ADC) und an einen 1,8-VDDR3-SRAM. In der Regel fordert der
Hersteller des FPGA, dass die CoreVersorgungsspannung vor der I/O-Versorgungsspannung angelegt wird. Ein
Gigabit-Ethernet-Switch braucht eine
andere Core-Versorgungsspannung als
die Center-Tap-Spannung und I/OSpannungsversorgung.
Bei manchen Applikationen kann es
vorteilhaft sein, wenn die unterschiedlichen Versorgungsspannungen gleichzeitig angelegt werden können (vgl.
Bild 3). Bild 4 stellt das Power Sequencing mit drei Versorgungsspannungen
1,2 V, 1,9 V und 2,5 V, dar. Die Toleranzen
der Versorgungsspannungen liegen in
der Regel bei 5 %. Die Vorgaben des
Bauteilherstellers besagen, dass zu keinem Zeitpunkt niedrigere Spannungen
die höher angesetzten Spannungen
übersteigen dürfen, dass beispielsweise die auf 1,2 V zu begrenzende Versorgung 1,9 V bzw. 2,5 V nicht übersteigt.
Die gleiche Anforderung gilt für die
nächsthöhere Spannung von 1,9 V. In
Bild 3 sind die niedrigeren Versorgungsspannungen maximal so hoch wie die
größeren Versorgungsspannungen.
Damit werden die Anforderungen des
Herstellers eingehalten und Systemfehler vermieden.
Ramp-up – geordnetes Einschalten
Komplexe integrierte Schaltungen, wie
zum Beispiel FPGAs oder Gigabit-Ethernet-Switches, benötigen neben der
Core-Spannungsversorgung noch zusätzliche Spannungsversorgungen. Bei
Bild 3. Langsames Einschalten mit Anstiegszeit (rise time) = 20,31 ms.
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Bild 4. Gleichzeitiges Ramp-up von drei Versorgungsspannungen. Dabei wird darauf geachtet, dass
die niedriger ausgelegten Versorgungsspannungen zu keinem Zeitpunkt die jeweils nächsthöhere
übersteigen, gemäß den Vorgaben des Herstellers.
liertes Power Sequencing des FPGA
beim Ramp-down, der mit einem Datenspeicher kommuniziert, kann zur
Zerstörung der Daten an dem angeschlossenen Datenspeicher führen. Das
ist dann der Fall, wenn sich der Datenspeicher im Betrieb befindet, der ansteuernde FPGA hingegen durch die
Abschaltung in einen undefinierten
Zustand übergeht und deswegen falsche Steuerbefehle an den Datenspeicher sendet. Dadurch können Daten
aus dem Speicherelement verloren gehen. Hier muss der Systemdesigner
seinen Blick vom Chip auf das Gesamtsystem richten.
Bild 5 stellt das Power Sequencing
von drei unterschiedlichen Versorgungsspannungen beim Abschalten
dar. Diese drei Spannungen versorgen
ein einziges Bauteil. Die kleinste Spannung von 1,2 V, Kanal 2 (blau), versorgt
den Bauteilkern, die anderen Versorgungsspannungen von 1,9 V (rosa) und
2,5 V (gelb) die jeweiligen Input-/Output-Bänke. Die Anforderung der Abschaltung ist hierbei wie beim Power
Sequencing des Einschaltens, dass die
niedrigere Spannung zu keinem Zeitpunkt höher werden darf als die höheren Versorgungsspannungen.
Sicherer Betrieb durch Einhaltung
der Bauteilspezifikationen
Bild 5. Ramp-down von drei Versorgungsspannungen. Auch hierbei gilt die Vorgabe des Herstellers,
dass wie beim Einschalten eine niedrig spezifizierte Spannung die höheren Spannungen zu keinem
Zeitpunkt übersteigen darf.
Die alleinige Einhaltung der Anforderungen bezüglich Ramp-up gibt dem
Systemdesigner keinen Freibrief, die
Anforderungen des Ramp-down zu vernachlässigen. Beim Abschalten der Versorgungsspannungen können die Bauteile ebenso gefährdet werden.
Vermeidung von Systemfehlern
durch richtiges Abschalten
Beim Abschaltung von Versorgungsspannungen ist es genauso wichtig, die
Reihenfolge einzuhalten wie beim Einschalten, da die Verletzung der „Abso44
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lute Maximum Ratings“ neben Systemfehlern auch zu Bauteilzerstörungen
beim Abschalten führen kann.
Komplexe Embedded-Systeme enthalten neben den Mikrocontrollern,
DSPs und FPGAs meist noch Elemente
zur Datenspeicherung. In diesem Fall
reicht es nicht aus, die Anforderungen
eines Bauteiles bezüglich Power Sequencing zu erfüllen. Der Systemdesigner muss hier das Gesamtsystem betrachten. Er muss in diesem Fall bei der
Abschaltung von Versorgungsspannungen auch auf die Zugriffe der Bauteile
untereinander achten. Ein unkontrol-
Je nach Hersteller und Art der integrierten Schaltung werden dem Systemdesigner unterschiedliche Power-Sequencing- bzw. Ramp-up-/down-Anforderungen gestellt. Der Systemdesigner
muss alle Bedingungen bezüglich
Ramp-up/down erfüllen, möchte er keine Risiken und Fehlfunktionen in seinem System vorfinden. In der Praxis
kommt es oft vor, dass man das Datenblatt des Herstellers bis zu drei Mal lesen muss, damit man das Kleingedruckte, in diesem Fall die Anforderungen
bezüglich der Einschaltreihenfolge, findet und versteht.
jk
Derviş Günaydin
ist Ingenieur der Nachrichtentechnik. Er ist seit vielen Jahren bei Mixed Mode beschäftigt und hat seine Kernkompetenzen im Bereich HardwareEntwicklung, insbesondere
ASIC/FPGA.
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