FPGA-basierte Steuerung von Drei-Level
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FPGA-basierte Steuerung von Drei-LevelUmrichtern WP-01150-DE-1.1 White Paper Autoren ■ Jens Onno Krah, FH-Köln ■ Rolf Richter, EBV Poing ■ Andreas Rath, FH-Köln ■ Markus Höltgen, FH-Köln Einleitung Getrieben durch Produkte aus den Bereichen der erneuerbaren Energien und unterbrechungsfreie Stromversorgungen (UPS) bieten verschiedene Hersteller von Leistungselektronikbauelementen inzwischen auch IGBT-Module an, bei denen eine Drei-Level-Phase vollständig integriert ist. Drei-Level-Topologien sind bei Leistungen im MW-Bereich seit vielen Jahren Standard. Hauptgrund ist die deutlich geringere erforderliche Spannungsfestigkeit, die die leistungselektronischen Schalter aufweisen müssen. Die anderen positiven Eigenschaften der Drei-Level-Umrichter waren willkommen aber nicht ausschlaggebend. Im kW-Bereich ändert sich das gerade. Bei vielen Applikationen ist inzwischen die Verwendung einer 3-Level-Topologie meist wirtschaftlicher: ■ Unterbrechungsfreie Stromversorgungen (UPS) ■ Umrichter mit hohen Ausgangsfrequenzen, z.B. Spindelantriebe ■ Hochdynamische Servoantriebe mit hohen Taktfrequenzen für eine schnelle Regelung ■ Umrichter zur Netzeinspeisung, z.B. erneuerbare Energien, rückspeisefähige Industrieumrichter oder Batteriemanagementsysteme für Smart Grid Applikationen Diese Applikationen sind durch zwei Merkmale gekennzeichnet: 1. Die Schaltfrequenz beträgt mehr als ca. 10 kHz—Bei geringeren Schaltfrequenzen unter ca. 5 kHz spielen die Schaltverluste eine nicht mehr entscheidende Rolle. Hier dominieren die Durchlassverluste, bei denen ein Drei-Level-Umrichter ungünstiger ist. 2. Die Leistung beträgt mehr als ca. 10 kW—Bei kleineren Leistungen ist der höhere Ansteueraufwand - 12 statt 6 IGBT-Treiber usw. - ein nicht unerheblicher Nachteil. Solche Geräte würden überproportional teuer und auch deutlich größer. Bei größeren Leistungen überwiegt jedoch z.B. der kleinere Kühlkörper, wodurch das Gerät auch kleiner und oft kostengünstiger wird. 101 Innovation Drive San Jose, CA 95134 www.altera.com November 2010 © 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. Altera Corporation Feedback Subscribe Page 2 Die Drei-Level-Topologie Die Drei-Level-Topologie Klassische Zwei-Level- und Drei-Level-Umrichter ähneln sich in ihrer Funktion als DC-AC-Umrichter, Figure 1. Beide Ansätze können aus der Gleichspannung des Zwischenkreises (ud) eine Wechselspannung variabler Frequenz erzeugen. Der Hauptunterschied ist die Anzahl der eingesetzten IGBTs, Dioden und Kondensatoren. Eine Drei-Level-Phase in der NPC- (Neutral-Clamping-Point-) Topologie besteht aus vier in Reihe geschalteten IGBTs, jeweils mit zugehörigen Freilaufdioden und zwei zusätzlichen Clamping-Dioden für die Anbindung an den neutralen Punkt (NP) des geteilten Zwischenkreises. Zwei-Level-Converter haben am Ausgang nur zwei Zustände, während beim Drei-Level-Umrichter drei Zustände möglich sind. Figure 1. Frequenzumrichter können Drehspannungen mit einstellbarer Frequenz und Amplitude generieren. a) Zwei-Level-Umrichterb) Drei-Level-Umrichter D E Im Gegensatz zur Zwei-Level-Topologie, bei der der IGBT die gesamte Zwischenkreisspannung schalten muss, fällt im Falle der Drei-Level-Architektur nur die halbe Zwischenkreisspannung am IGBT ab. Der Zwischenkreiskondensator muss so ausgelegt werden, dass er die Zwischenkreisspannung halbieren kann. Bei fast allen Umrichtern mit ca. 600 V Zwischenkreisspannung ist das automatisch durch die Reihenschaltung zweier Kondensatoren mit geringerer Spannungsfestigkeit der Fall. In einer Drei-Level-Phase existieren bei Schaltvorgängen verschiedene komplexe Kommutierungswege. Dafür sind kurze Strompfade mit optimiertem Layout im Modul und eine dieses berücksichtigende Gate-Ansteuerung notwendig. Nur so ist es möglich, Schaltüberspannungen gering zu halten und über möglichst hohe Zwischenkreisspannungen den Wirkungsgrad zu maximieren. FPGA-basierte Steuerung von Drei-Level-Umrichtern November 2010 Altera Corporation Spannungsform Page 3 Spannungsform Die Ausgangsspannung der einzelnen Phasen ist bei der Drei-Level-Anordnung dem gewünschten Sinus deutlich ähnlicher, Figure 2. Die für den Stromripple maßgebende Spannungszeitfläche zwischen dem gewünschten Sinus und der geschalteten Ausgangsspannung erlaubt den Einsatz kleinerer Induktivitäten. Ein Filter kann deutlich kleiner ausgelegt werden, was die Geräte kleiner und günstiger macht. Durch die geringeren Kupferverluste steigt der Wirkungsgrad. Da eine Schaltflanke bei einem Drei-Level nur die halbe Zwischenkreisspannung schaltet, kann auch das EMV-Filter weniger aufwändig ausgelegt werden. Figure 2. Ein Drei-Level-Umrichter kann den gewünschten sinusförmigen Spannungsverlauf besser nachbilden als ein klassischer Zwei-Level-Umrichter 8BG 8BG 8BG 13 8BG Steuerung von Drei-Level-Umrichtern Viele Hersteller von µControllern bieten spezielle Motor-Control-Peripherie mit integrierter 6-Phasen-PWM an. Zum Design eines Motor-Controllers werden die 6 Signale ausgehend vom Controller über Gate-Treiber an die 6-IGBTs angeschlossen. Mit einigen Tricks - z.B. zur Synchronisation der PWM Blöcke - können µController, die zur Steuerung von zwei Motoren über zwei 6-Phasen PWM-Bausteine verfügen, zur Steuerung eines Drei-Level-Umrichters genutzt werden. Diese Ansätze sind jedoch sehr kompliziert zu programmieren und weisen zusätzlich viele nennenswerte November 2010 Altera Corporation FPGA-basierte Steuerung von Drei-Level-Umrichtern Page 4 Drei-Level-Referenzdesign FalconEye III Einschränkungen auf. Gerade bei höheren Schaltfrequenzen sind diese Prozessoren nicht in der Lage, die notwendigen Berechnungen in der zur Verfügung stehenden Zeit durchzuführen. Deshalb wird fast immer zumindest ein Teil der GateAnsteuerung und der Schutzbeschaltung für die Leistungshalbleiter in programmierbarer Logik, z.B. in einem CPLD oder FPGA untergebracht. Wird die Steuerung vollständig innerhalb eines FPGAs realisiert, so erhält man eine leistungsfähige und geradlinige single-Chip Lösung. Drei-Level-Referenzdesign FalconEye III Das Drei-Level-Referenzdesign besteht aus mehreren Baugruppen: Drei-Level-Leistungselektronik Die Drei-Level-IGBT Module für einen dreiphasigen Umrichter sind zusammen mit der Ansteuerelektronik und Schaltnetzteil auf einer 214 * 372 mm² großen 4-LayerLeiterkarte untergebracht, Figure 3. Figure 3. Der Drei-Level-Wechselrichter ist mit einer 4-Lagen Leiterkarte realisiert. Die DreiLevel-IGBT-Module stammen von Infineon. U V W PE High Voltage Ud IGBT FPGA Interface IGBT Ud IGBT SPS Low Voltage Zur Spannungsversorgung der Treiber wird mit einem ersten Schaltnetzteil, einem Sperrwandler, aus der Zwischenkreisspannung eine 15 V Gleichspannung erzeugt. Diese wird direkt zur Versorgung der Gate-Treiber für die unteren IGBTs (IGBT 4) genutzt. Über nachgeschaltete Gegentaktwandler werden die restlichen, galvanisch getrennten Spannungen für die einzelnen Gate-Treiber (IGBT 1 bis 3) erzeugt. FPGA-basierte Steuerung von Drei-Level-Umrichtern November 2010 Altera Corporation Drei-Level-Referenzdesign FalconEye III Page 5 Die eingesetzten IGBT-Module von Infineon (F3L50) werden, wie vom Hersteller vorgegeben, über einen 8,2 Gate-Widerstand angesteuert. Bei den äußeren IGBTs (1 und 4) werden Gate-Treiber mit integrierter UCE-Über-wachungsfunktion von Avago eingesetzt (ACPL-332J). Der spezifizierte Ausgangsstrom von mindestens 2 A reicht in dieser Applikation aus. Die galvanische Trennung erfolgt über Optokoppler. Als Fehlerzustände werden das Ansprechen der UCE-Überwachung sowie Unterspannung angezeigt. Die Fehlersignale der 6 Gate-Treiber sind einzeln mit einem 2k7 Pull-Up versehen und auf je einen I/O des FPGAs geführt. Bei den inneren IGBTs werden kleinere Gate-Treiber ohne UCE-Überwachung eingesetzt (Avago ACPL-H342). Die Phasenströme werden jeweils über einen 5 m Shunt gemessen. Bei 20 A ergibt sich ein Spannungsabfall von 100 mV, der von einem Sigma-Delta-Modulator (Avago ACPL-796) in einen mit 20 MHz getakteten Bitstream umgesetzt wird. Durch die Auswertung des Modulator-Clock-Signals ist gleichzeitig eine Überwachung der zugehörigen Gate-Spannungsversorgung (jeweils IGBT 2) möglich. Die Gate-Spannungsversorgung von IGBT 3 jeder Phase ist mit der Auswertung des Temperatursensors gekoppelt. Hierzu ist der etwas langsamere Sigma-DeltaModulator ACPL-C797 mit interner, asynchroner Taktgenerierung vorgesehen. Zwei weitere Modulatoren dieses Typs werden zur Messung der beiden Zwischenkreisspannungen genutzt. Zur Vereinfachung der Spannungsversorgung für die Modulatoren wird mit einem Spannungsteiler die untere Zwischenkreisspannung und mit einem weiteren Spannungsteiler wird die gesamte Zwischenkreisspannung gemessen. Die obere Zwischenkreisspannung kann problemlos im FPGA berechnet werden. VHDL Module Die FPGA-basierte Steuerung ist modular aufgebaut. Figure 4 zeigt schematisch die Top-Level-Ansicht des Drei-Level-PWM IP-Blocks. Links ist das Interface zur Einbindung des Moduls in die Regelkreise eines Umrichters dargestellt. Rechts ist das Interface zur Leistungselektronik dargestellt. Figure 4. Die Drei-Level-PWM ist modular aufgebaut. Links: Interface zu den Regelkreisen. Rechts: Interface zur Leistungselektronik. EN 12 gate signals voltage space vector uD, uE current space vector iD , iE Cyclone 6 Vce fault signals FPGA (VHDL) Error 6'signals 3 * current 2 * dc voltage FPGA IP November 2010 Altera Corporation FPGA-basierte Steuerung von Drei-Level-Umrichtern Page 6 Drei-Level-Referenzdesign FalconEye III Über das Enable-Signal kann die Leistungselektronik eingeschaltet werden, sofern kein Fehler vorliegt. Der Sollwert der Ausgangsspannung wird als Raumzeiger in rechtwinkligen Ständerkoordinaten vorgegeben, u und u. Figure 5 zeigt die Zuordnung der Schaltzustände. Innerhalb der 24 dargestellten Sektoren (Dreiecke) erfolgt eine Raumzeigermodulation (RZM). Außerhalb der Sektoren wird automatisch ein Übermodulationsmodus bis hin zur Blockkommutierung verwendet. Figure 5. Liegt der Sollwert des Spannungszeigers nicht innerhalb der 24 dargestellten Sektoren (Dreiecke), so wird automatisch ein Übermodulationsmodus bis hin zur Blockkommutierung verwendet. u_beta C -+- 6 12 13 - +0 7 15 - ++ 9 22 - -+ FPGA-basierte Steuerung von Drei-Level-Umrichtern 0-+00 18 +-- u_alpha 24 6 23 5 18 2 7 --000 +++ 0 13 26 1 14 A 8 4 - 0+ +0 - 21 1 17 5 00 ++0 2 - 00 0++ 16 9 12 25 3 4 17 B 10 -00+0 3 16 ++ - 24 11 14 8 0+ - 15 --0 00+ 10 23 0 -0 +0+ +-0 22 20 19 19 21 11 0 -+ 20 + -+ November 2010 Altera Corporation Drei-Level-Referenzdesign FalconEye III Page 7 Ein Block beinhaltet die Logik zur Auswertung von insgesamt 20 Fehlersignalen, Figure 6: ■ 6 Fault-Signale der äußeren Gate-Treiber, die die Unterspannung und das Ansprechen der UCE-Überwachungen anzeigen ■ 6 Sigma-Delta Clock-Error-Signale zur Überwachung der Gate-Spannung von den inneren Gate-Treibern über die drei Strommess-Sensoren und die drei Temperatursensoren ■ 3 Überstromsignale von den drei schnellen Sinc³-Filtern der Stromsensoren ■ 2 Überspannungssignale von der Spannungsmessung ■ 3 Übertemperatursignale von der Temperaturüberwachung Figure 6. Die Logik zur Auswertung der Fehlersignale ist in einem Block integriert. Wenn ein Fehlersignal auftritt, so wird das Fault-Ausgangssignal bis auf weiteres aktiviert. Welches Signal ein eventuelles Ausgangssignal verursacht hat, kann aus zwei Statusregistern ausgelesen werden. Das Fehlersignal kann nur dann vom Soft Core Prozessor Nios II zurückgesetzt werden, wenn an den Eingängen kein Fehler signalisiert wird. Die Ansteuerung der vier IGBTs einer Phase erfolgt jeweils unabhängig voneinander über eine State-Maschine, Figure 7. Für eine positive Ausgangsspannung (+) werden die beiden oberen IGBTs eingeschaltet. Für eine negative Ausgangsspannung (-) werden die beiden unteren IGBTs eingeschaltet. Werden die beiden mittleren IGBTs eingeschaltet, so ergibt sich die für Drei-Level-Umrichter charakteristische, neutrale Ausgangspannung (0). Bei der Ansteuerung stellt die State-Maschine sicher, dass nach dem Ausschalten eines IGBTs erst nach einer einstellbaren Verriegelungszeit ein anderer IGBT eingeschaltet wird. Auch wenn die Leistungstransistoren im Falle eines Fehlers alle ausgeschaltet werden, stellt die Logik sicher, dass nur die äußern IGBTs sofort ausgeschaltet werden. Damit der Strom kontrolliert kommutiert, werden erst nach einer programmierten Verzögerung auch die inneren IGBTs ausgeschaltet. November 2010 Altera Corporation FPGA-basierte Steuerung von Drei-Level-Umrichtern Page 8 Drei-Level-Referenzdesign FalconEye III Figure 7. State-Maschine zur Ansteuerung der Gate-Treiber. Active State Blocking time (1 μs for example) wz off 2 T1 , T2 Vp 10 wz 10 V0_Vp Vp_V0 T2 00 OFF 11 00 wz 00 V0 00 01 00 T2 , T3 wz Vn_V0 V0_Vn 10 Vn T3 wz T3, T4 Bei dem Bitstream der Phasenströme wird mit Sinc³-Filtern das Quantisierungsrauschen unterdrückt (1). Mit einem Dezimierungsfaktor von M = 128 ergibt sich effektiv eine Auflösung von ca. 12 Bit (6). Da alle Phasenströme gemessen werden, hat ein eventuell auftretender, systematischer Offsetdrift keine Auswirkung. Auch rauscht das Stromsignal nach der Clarke-Transformation ca. 3 dB mehr, wenn nur zwei statt der drei Ströme gemessen werden (2). Drei Stromsensoren sind unbedingt notwendig, wenn - z.B. bei einer USV-Anwendung - an den neutralen Punkt NP der N-Leiter angeschlossen wird. Die Überstromerkennung nutzt einen Dezimierungsfaktor von M = 16. Dadurch ist das Signal deutlich schneller, aber mit ca. 8-Bit nicht ganz so genau. Wenn dem GateTreiber vom IGBT3 die Versorgungsspannung fehlt, enthält der Sigma-DeltaBitstream keinen Takt. Dieser Fehler wird bei jeder Phase mit einem Fault-Signal angezeigt. Die Auswertung der Temperatursensoren - je einer pro IGBT-Modul - erfolgt ebenso mit einem Sinc³-Filter. Der Sigma-Delta-Modulator ACPL-C797 generiert intern einen nicht-synchronen 10 MHz Takt (6). Vor der Sinc³-Filterung werden Takt und Daten auf den FPGA-Takt (50 MHz) synchronisiert. Die etwas höhere Umsetzzeit, bedingt durch die entsprechend langsamer getakteten Sinc³-Filter, spielt bei der Temperaturmessung keine Rolle. Zum Schutz der Leistungshalbleiter sind zwei Grenzen programmierbar. Beim Überschreiten eines ersten Grenzwertes wird ein Warnsignal aktiviert, das von der Soft Core CPU Nios II ausgewertet werden kann. Durch überschreiten des zweiten, höheren Grenzwertes wird ein Fehler signalisiert, der zum Abschalten der Endstufe führt. Die gleiche Sigma-Delta-Signalaufbereitung wird zur Messung der beiden Zwischenkreisspannungen genutzt, die auch nicht besonders zeitkritisch sind. Bei beiden Teilspannungen führt eine Überspannung zum sofortigen Abschalten der gesamten Endstufe. Die Differenz der beiden Zwischenkreisspannungen wird zur Regelung der Spannung des neutralen Punktes genutzt. Die Berechnung der Drei-Level-Raumzeigermodulation erfolgt im Wesentlichen in sechs Schritten: FPGA-basierte Steuerung von Drei-Level-Umrichtern November 2010 Altera Corporation Drei-Level-Referenzdesign FalconEye III Page 9 1. Bestimmung des Sektors (1-24), in den der Spannungssollwert zeigt, Figure 8 und Figure 9 Modul 1. 2. Berechnung der klassischen (Zwei-Level) Raumzeigermodulation innerhalb dieses Sektors (3). 3. Zuordnung der Zeiten mit den Randbedingungen - je nach Sektor-Typ - dass bei redundanten Schaltzuständen die Spannung des neutralen Punktes stabilisiert wird. Die Sektoren sind in drei Typen unterteilt, Figure 8: ■ I (z.B. Sektor 7): Der redundante Zeiger wird in Abhängigkeit vom Vorzeichen des zugehörigen Phasenstroms zur Stabilisierung genutzt. ■ II (z.B. Sektor 8): Einer der beiden redundanten Zeiger wird in Abhängigkeit vom Vorzeichen des zugehörigen Phasenstroms zur Stabilisierung genutzt. ■ III (z.B. Sektor 1): In Abhängigkeit von dem zugehörigen Phasenstrom wird entweder nur der untere (IGBT 3 und 4) oder alternativ nur der obere Teilumrichter (IGBT 1 und 2) genutzt. 4. PWM-Ausgabe mit einer der klassischen 6~ PWM sehr ähnlichen Struktur, Figure 10. Durch den FPGA-Clock von 50 MHz beträgt die zeitliche Auflösung der PWM 20 ns. Auch die Abtastung des Stroms ist mit dem dreieckförmigen PWMCarrier-Signal synchronisiert. 5. Umsetzung der States in IGBT-Schaltsignale zur Ausgabe der Schaltsequenz 6. State-Maschine zur Ansteuerung der Gate-Treiber Sobald der Sinc³-Filter die Messwerte bereitstellt, wird ein Interrupt-Signal für die Soft-Core-CPU generiert. Figure 8. Der Sollwert des Spannungsraumzeigers (ua , ub) zeigt in Sektor 7. Infolgedessen gibt der Block bei "sector" eine 7 aus. An den Ausgängen u_a_shifted und u_b_shiftet wird die Zeigerlänge innerhalb des Sektors für die RZM bereitgestellt. 6 12 13 11 3 16 7 15 10 9 12 25 14 8 24 15 2 3 16 10 23 1 14 18 2 u_b_shifted 9 (= t0) 22 (=t7) 18 (= t1) 19 22 20 19 7 u_beta 23 5 17 u_a_shifted 18 24 6 21 (= t2) u_alpha 7 9 22 4 5 sector 8 1 0 13 26 4 17 locate sector 21 21 11 20 Die Schaltsequenzen von der PWM werden über die drei State-Maschinen (eine je Phase) zur Ansteuerung der IGBTs an die Gate-Treiber geschaltet. November 2010 Altera Corporation FPGA-basierte Steuerung von Drei-Level-Umrichtern Page 10 Drei-Level-Referenzdesign FalconEye III Figure 9. Die Berechnung der PWM erfolgt mit 6 Modulen: 1. Bestimmung von Sektor und des Zeigers im Sektor (Figure 8), 2. Bestimmung der RZM im Sektor, 3. Regelung der Spannung, 4. Zuweisung der Schaltsequenz, 5. Erzeugung der PWM (Ausgabe der Schaltsequenz), 6. StateMaschine zur Ansteuerung der Gate-Treiber 5 1 4 2 3 6 6 6 Figure 10. Das Modul PWM (Figure 9 Modul 5) erzeugt die gewünschte State-Sequenz mit Hilfe eines Carrier-Signals. Im Beispiel ist eine RZM innerhalb des Sektors 9 dargestellt. FPGA-basierte Steuerung von Drei-Level-Umrichtern November 2010 Altera Corporation Zusammenfassung Page 11 Die Steuerung erfolgt mit dem Soft Core Prozessor Nios II Die Steuerung des Drei-Level-Umrichters erfolgt über den Soft Core Prozessor Nios II. Zunächst werden die VHDL Module konfiguriert. Neben der Schaltfrequenz können auch Überstromschwellwerte, Verriegelungszeiten usw. parametriert werden. Im einfachsten Fall kann eine Asynchronmaschine mit dem Spannungs/Frequenzverfahren (U/F) angesteuert werden. Hierzu gibt der Nios II der DreiLevel-PWM einen sich drehenden Raumzeiger vor. Das erfolgt innerhalb einer Interrupt-Serviceroutine (ISR), die zyklisch von dem PWM-Modul getriggert wird. Alternativ kann stattdessen innerhalb der ISR auch ein Stromregelungsalgorithmus berechnet werden. Falls ein Fehler auftreten sollte, so kann der Prozessor den Fehler aus dem Register des zugehörigen Moduls auslesen und - falls gewünscht - zurücksetzten, sobald die Fehlerursache beseitigt ist. Zusammenfassung Die beschriebene Drei-Level-PWM benötigt inklusive der Soft-Core-CPU in einem Cyclone III FPGA ca. 15 000 Logik-Elemente. Schaltfrequenzen bis 50 kHz können mit dieser Struktur einwandfrei realisiert werden. Bei höheren Schaltfrequenzen sollten das Modul zur PWM-Ausgabe und die State-Maschine zur Ansteuerung der IGBTs mit 75 oder 100 MHz getaktet werden. Auch ist der Einsatz eines FPGA-basierten Strom-Beobachters eventuell sinnvoll (4). Weitere Informationen 1. J. O. Krah, R. Yüsay, "Motorsteuerung auf einem programmierbaren Chip, FPGAs eröffnen neue Möglichkeiten für Motion Control". Elektronik Heft 26, 2008, S. 41-47. 2. FalconEye FPGA Manual: www.ebv.com 3. J. O. Krah, J. Holtz: "High-Performance Current Regulation and Efficient PWM Implementation for Low-Inductance Servo Motors". IEEE Transactions on Industry Applications, Vol. 35, No. 5, Sept/Oct 1999, pp. 1039-1049. 4. J. O. Krah, C. Klarenbach, "FPGA-based Field-Oriented Current Controller for High Performance Servo Drives", PCIM Power Conversion Intelligent Motion Conference, Nürnberg, May 2008. 5. Cyclone III Device Handbook: www.altera.com 6. Avago Datasheet ACPL-796, ACPL-C797: www.avagotech.com 7. Infineon Datasheet: www.infineon.de November 2010 Altera Corporation FPGA-basierte Steuerung von Drei-Level-Umrichtern Page 12 Dokumentenhistorie Dokumentenhistorie Table 1 stellt Revisionshistorie für dieses Dokument dar. Table 1. Document Revision History Date Version Changes November 2010 1.1 Minor text edits. November 2010 1.0 Initial release. FPGA-basierte Steuerung von Drei-Level-Umrichtern November 2010 Altera Corporation
