CMOS Analog Design - Hochschule Darmstadt

CMOS Analog Design
Bernhard Hoppe
Fachbereich Elektrotechnik und Informationstechnik
Hochschule Darmstadt
University of Applied Sciences
Fachbereich EIT
28.12.09
Einleitung
Einleitung
In diesem Lehrbrief werden integrierte CMOS-Analogschaltungen behandelt.
Die am häufigsten benutzte analoge elektronische Komponente ist der Operationsverstärker (OpAmp), den wir schon im Lehrbrief Signalumwandlung
häufig eingesetzt haben. Auf die Realisierung dieser grundlegenden Struktur
wollen wir in diesem Lehrbrief hinarbeiten.
Analoge Schaltungen unterscheiden sich von digitalen Schaltungen dadurch,
dass hier nicht nur bestimmte Spannungspegel eine Rolle spielen, sondern die
gesamte Bandbreite von Spannungen und Strömen, die die verwendete Technologie zulässt. Aufgrund der vielfältigen Freiheitsgrade war im Gegensatz zu
Digitalschaltungen die Entwicklung praxistauglicher Synthesewerkzeuge für
die automatisierte analoge Schaltungsentwicklung bisher noch nicht möglich.
Analogschaltungen werden deshalb auf der Basis von Handrechnungen und
einfachen physikalischen Modellen entworfen. Simulationen mit Schaltkreissimulatoren, wie etwa SPICE, werden nur abschließend zur Verifikation der
Schaltung und zur Feinjustierung der Transistorabmessungen herangezogen.
Deshalb ist hier ein weitergehenderes Verständnis der physikalischen Bauelemente erforderlich, als in der digitalen Domäne. Die elementaren Methoden
der Schaltkreisanalyse wie die Kleinsignalwechselbetrachtung, Bode Diagramme, Kennlinien und die Großsignaltransientenanalyse spielen beim Entwurf
von Analogschaltungen eine ganz wesentliche Rolle und müssen beherrscht
werden.
Damit unterscheidet sich das Analogdesign wesentlich von der üblichen
computerorientierten Entwicklungsmethodik. Der Ingenieur muss verstehen,
wie seine Schaltung arbeitet und was zu tun ist, um bestimmte Schaltungseigenschaften zu erreichen. Computersimulation mit noch so genauen Bauelementmodellen ohne Verständnis für die Schaltung kann in der Regel keine Designaufgabe lösen.
Wie kann man dieses Verständnis gewinnen? Zuerst muss man die Bauelemente, die in integrierten CMOS-Schaltungen zur Verfügung stehen, in ihrer
Funktion, Genauigkeit, Parameterbereich und ihren physikalische Grenzen
kennen lernen. Dann muss man lernen, analoge Schaltungen mit den Methoden
der Elektrotechnik zu analysieren. Das Ergebnis einer solchen Analyse sind
einfache mathematische Formeln, aus denen man das Schaltungsverhalten
ableiten kann und die sich auf ähnliche Schaltungen verallgemeinern lassen.
Dann ist es wichtig, Schaltungen hierarchisch in Blöcke aus Grundschaltungen
zerlegen zu können, die einzeln für sich analysiert und für das gegebene
Designziel angepasst werden können. Dieses Vorgehen führt zu Designstrategien, mit denen die Transistorabmessung und Ströme in der Schaltung aus den
Spezifikationsparametern ermittelt werden können.
Das Ergebnis dieses Entwurfsablaufs ist ein Transistorschaltplan, in dem die
I
Einleitung
benötigten Gleichströme und die Abmessungen der Transistoren eingetragen
sind und der nach Eingabe in ein Simulationswerkzeug mit den
technologiespezifischen elektrischen Parametern der Bauelemente simuliert
werden kann.
In den 1980er Jahren war es noch nicht klar, dass die CMOS-Technologie die
bestimmende Technologie für analoge Schaltungen werden wird. Damals
wurden die meisten Analogschaltungen in Bipolartechnik gefertigt. CMOS als
Technologie für die Umsetzung analoger Funktionen ist bestimmt nicht die
erste Wahl aus Sicht des Ingenieurs, denn die Transistoreigenschaften von
NMOS- oder PMOS Feldeffekttransistoren sind weniger gut, als die von Bipolartransistoren. Die Wahl wurde von der Industrie aus Kostengründen getroffen. In der Praxis sollen analoge und digitale Funktionen in einem MixedSignal-Chip in einer preiswerten Standardtechnologie gefertigt werden. Speicher und Mikroprozessoren sind die dominierenden Halbleiteranwendungen
für CMOS-Schaltungen. Aufgrund der involvierten Stückszahlen sind CMOSProzesse die Standardfertigungstechnologien. Damit führt an der CMOS-Analogtechnik kein Weg vorbei.
Dieser Lehrbrief ist wie folgt aufgebaut: Im ersten Kapitel wird der analoge
Entwurfsablauf dem digitalen Entwurfsverfahren gegenüber gestellt und die
Problematik des Analogdesigns herausgearbeitet. Im zweiten Kapitel werden
die in CMOS-Chips zur Verfügung stehenden Bauelemente besprochen. Da die
Technologie primär auf die Fertigung von Transistoren ausgelegt ist, bestehen
bei passiven Komponenten Einschränkungen und dies hat Konsequenzen für
Entwurfsmethodik und Schaltungstechnik. In Kapitel 3 geht es um analoge
Grundschaltungen, die Stromquellen und Verstärker. Anschließend wird in Kapitel 4 auf die Differenzstufe eingegangen, die in fast allen analogen Schaltungen vom Operationsverstärker bis zum ADU vielfältig eingesetzt wird.
Abschließend behandeln wir den Operationsverstärker, der als komplexere
Analogschaltungen aus den vorher besprochenen Grundschaltungen zusammengesetzt wird. Da diese Schaltung meist in Rückkopplung arbeitet, ist hier
die Stabilität gegenüber Schwingen und Übersteuern ein wichtiges zusätzliches
Entwurfskriterium.
In allen Kapiteln wird der Stoff mit Übungsaufgaben vertieft und es werden
konkrete Designbeispiele durchgerechnet und mit SPICE simuliert. Die
Educational Version von SystemVision ist völlig ausreichend für die nötigen
Simulationen (siehe Lehrbrief Simulation [ET-SIM-A32]),
.
II
Einleitung
Lehrziele
Ziel dieser Kurseinheit ist es, grundlegende Kenntnisse über Methoden, physikalische Grundlagen und Designstrategien des CMOS-Analog-Designs zu
vermitteln und anhand der wichtigsten analogen Grundschaltungen praktisch
einzuüben. Analoge Schaltungen sind auch und gerade bei der fortschreitenden
Digitalisierung wichtig, denn die Umgebung in der elektronische Systeme
arbeiten, ist in der Regel nicht digitalisiert, sondern hier sind werte- und
zeitkontinuierliche Größen bestimmend. Die Schnittstellen zwischen analogem
und dem digitalem Verhalten werden von analogen Schaltungen gebildet.
Nach dem Studium dieser Kurseinheit sollten Sie
•
•
•
•
•
die Eigenschaften der in CMOS-Technologien verfügbaren aktiven und
passiven Bauelemente und ihre parasitären Zusatzkomponenten kennen,
Kleinsignal- und Großsignalmodelle für MOS-Transistoren anwenden
können,
die wichtigsten analogen Grundschaltungen (Stromquellen, Verstärker,
Differenzstufen) mit einfachen Designstrategien entwerfen und anschließend simulieren können,
einen einfachen Operationsverstärker aus den genannten Grundschaltungen aufbauen können
und dabei die Stabilität des Verstärkers bei einer rückkoppelnden externen Beschaltung zu garantieren.
III
Einleitung
IV
Inhaltsverzeichnis
Inhaltsverzeichnis
Einleitung
Lehrziele
I
III
Inhaltsverzeichnis
V
1. Analoge Schaltungen und Entwurfstechniken
1
1.1 Digitale und analoge Signale und Designverfahren ..................................... 2
1.2 Analog-Design und Digital-Entwurf im Vergleich ...................................... 3
1.3 Ablauf eines Analog-Designs....................................................................... 7
1.3.1 Leitlinien für die analoge Simulation ................................................. 9
1.3.2 Analoge Schaltkreisberechnungen.................................................... 10
1.4 Zusammenfassung ...................................................................................... 12
2. Aktive und passive Komponenten
13
2.1 Der pn-Übergang ........................................................................................ 13
2.1.1 Eigenschaften der Halbleiter-Diode.................................................. 14
2.2 MOS-Transistoren ...................................................................................... 21
2.2.1 Großsignalmodell.............................................................................. 22
2.2.2 Parasitäten ......................................................................................... 26
2.2.3 Kleinsignalmodelle ........................................................................... 27
2.3 Widerstände und Kondensatoren................................................................ 30
2.3.1 Kondensatoren .................................................................................. 30
2.3.2 Widerstände ...................................................................................... 32
2.4 MOS-Schalter und aktive Widerstände ...................................................... 32
2.4.1 Aktive Widerstände .......................................................................... 35
2.5 Zusammenfassung ...................................................................................... 37
3. Quellen, Senken und Verstärker
39
3.1 Einfache Stromspiegel................................................................................ 39
3.1.2 Designstrategie für Stromspiegel...................................................... 42
3.1.2 Verbesserte Stromspiegelschaltungen .............................................. 44
3.2 Verstärkerschaltungen ................................................................................ 47
3.2.1 Die Common-Source-Stufe............................................................... 47
V
Inhaltsverzeichnis
3.2.2 CS-Stufe mit aktiver Last.................................................................. 51
3.3 Verstärkerdesign ......................................................................................... 55
3.4 Zusammenfassung....................................................................................... 57
4. Differenzstufen
59
4.1 MOS-Differenzverstärker im Überblick ..................................................... 59
4.2 Verstärkungsberechnung............................................................................. 62
4.3 Spannungsbereiche, Slew Rate und Frequenzgang .................................... 66
4.4 Designstrategie............................................................................................ 67
4.4 Praktische Durchführung ............................................................................ 68
4.5 Zusammenfassung....................................................................................... 72
5. Operationsverstärker
73
5.1 Eigenschaften von Operationsverstärkern .................................................. 73
5.2 Frequenzgang.............................................................................................. 74
5.2 Zweistufiger OpAmp .................................................................................. 76
5.2.1 Stabilität von OpAmps mit Rückkopplung ....................................... 77
5.2.2 Frequenz- und Phasenkorrekturen..................................................... 80
5.3 Designbeispiel............................................................................................. 84
5.3.1 Transistordimensionierung für 0,8µm CMOS .................................. 89
5.3.2 Simulation ......................................................................................... 92
5.4 Zusammenfassung....................................................................................... 95
VI
6. Zusammenfassung und Schluss
97
Literaturverzeichnis
99
Stichwortverzeichnis
101
Analoge Schaltungen und Entwurfstechniken
1. Analoge Schaltungen und Entwurfstechniken
Halbleiterschaltungen aus Millionen von Transistoren sind im Alltag
allgegenwärtig. Die weite Verbreitung integrierter elektronischer Komponenten, die hoch komplexe Aufgaben kostengünstig schaltungstechnisch umsetzen
und zuverlässig mit geringem Energiebedarf ausführen, hängt mit der
revolutionären Entwicklung der Herstellprozesse von integrierten Schaltungen
zusammen. Heute ist es möglich, einzelne Transistoren auf einer Fläche von
weniger als 1µm2 herzustellen und auf Chips mit einigen 100 mm2 millionenfach zu platzieren. Für die Verschaltung stehen bis zu 10 Verdrahtungsebenen
zur Verfügung. Früher waren ICs im wesentlichen Komponenten eines
Systems, das auf einer Leiterplatte aufgebaut wurde. Sie erfüllten entweder
rein analoge oder rein digitale Funktionalitäten, mit klaren Trennlinien
zwischen diesen beiden Signaldomänen. Heute verschwinden diese
Trennlinien und wir haben es mit Systemen auf einem Chip (System on a Chip,
SOC) zu tun, in denen sowohl digitale wie auch analoge Funktionsblöcke
zusammengefasst sind (Mixed-Signal-Designs). Die wichtigste Technologie
für solche komplexen Systeme ist die CMOS-Technik (Complementary-MetalOxide-Semiconductor), bei der Oberflächenfeldeffekttransistoren mit n- oder
p-Leitung die elektronischen Grundelemente im Design darstellen. Diese
Technologie ist am besten für komplexe SOC-Schaltungen geeignet, denn sie
bietet zum einen höchste Packungsdichten (100.000 Logikgatter pro mm2) und
niedrige Verlustleistung (pJ pro Schaltvorgang) für den digitalen Bereich und
gleichzeitig ein brauchbares Portfolio an Bauelementen für den
Analogentwurf. Aus diesen Gründen konzentrieren wir uns in diesem
Lehrbrief auf die CMOS-Technologie.
Digitale Schaltungen weisen eine sehr reguläre Struktur auf. Sie sind aus einer
überschaubaren Anzahl von verschiedenen digitalen Gattern und Registertypen
zusammengesetzt. Die boolesche Algebra ermöglicht verschiedene systematische Optimierverfahren, die es erlauben, gegebene Verknüpfungen optimal
(d.h. mit einer minimalen Zahl von Gattern) aufzubauen. Deshalb kann der
Entwurf von Digitalschaltungen weitgehend automatisiert werden. Es gibt verschiedene CAD-Tools mit deren Hilfe aus einer abstrakten Verhaltensbeschreibung das fertige Schaltungslayout als Vorgabe für den Halbleiterherstellprozess generiert werden kann. Der analoge Entwurf ist nicht in gleichem
Maße automatisierbar, sondern hier muss der Entwicklungsingenieur selbst
beginnend mit Handrechnungen unter Nutzung von Schaltkreissimulatoren wie
SPICE jeden einzelnen Transistor dimensionieren.
Die bekannten Designmethoden vom analogen Leiterplattenentwurf lassen sich
nicht anwenden, denn in der CMOS-Silizium-Planartechnik fehlen Induktivitäten. Widerstände und Kondensatoren mit hoher absoluter Genauigkeit und
großen Widerstands- bzw. Kapazitätswerten stehen ebenfalls nicht zur
1
Analoge Schaltungen und Entwurfstechniken
Verfügung. Bipolartransistoren, die auf Leiterplatten meist eingesetzt werden,
können in CMOS-Technik nur mit bescheidenen Leistungsdaten in parasitärer
Form realisiert werden. Für die CMOS-Analogtechnik wurden deshalb neue
Schaltungskonzepte entwickelt, wenn sich die bipolaren Konfigurationen nicht
übertragen lassen.
In diesem Lehrbrief wird Ablauf des analogen Design-Prozesses für die
CMOS-Technologie für die verschiedenen geläufigen analogen Grundkomponenten durchgeführt:
• Transistoren, Widerstände und Kondensatoren
• Analogschalter
• Stromquellen und Senken
• Verstärker
• Operationsverstärker
In diesem Kapitel diskutieren wir zunächst den Begriff des analogen elektrischen Signals und die Signalverarbeitung in Analogschaltungen im Vergleich
mit digitalen Signalen und Schaltungen.
1.1 Digitale und analoge Signale und Designverfahren
Ein Signal ist eine messbare physikalische Größe, die Information über den
Zustand oder die zeitliche Entwicklung eines Systems transportiert. Die
physikalischen Größen, die bei elektronischen Schaltungen als Signale
verwendet werden, sind Spannungen, Ströme oder Ladungen, also elektrische
Größen.
Bei analogen Signalen ändert sich der Strom-, Spannungs- oder Ladungswert
wert- und zeitkontinuierlich (Bild 1.1). Ein solches Signal kann also in seinem
zeitlichen Verlauf unendlich viele Wertigkeiten besitzen. Analoge Signale
haben in der Regel einen Amplitudenbereich und ändern sich häufig periodisch
(z.B. zwischen Massepotential und Versorgungsspannung). Im Gegensatz dazu
besitzt ein digitales Signal nur wenige diskrete Zustände, z.B. nur die
Wertigkeiten "1" ("HIGH") und "0" ("LOW"). Diese beiden Pegel lassen sich
mit der An- oder Abwesenheit von bestimmten Ladungsmengen, Spannungen
oder Stromflüssen leicht darstellen.
Digitale Signale auf mehreren (N) Signalleitungen b0 bis bN-1 werden zu Datenbussen zusammengefasst und repräsentieren dann im Rahmen eines Stellenwertsystems eine Dualzahl oder Binärzahl
N
B = b0 2 −1 + b1 2 −2 + b2 2 −3 + .. + bN −1 2 − N = ∑ bi −1 2 − i
i =1
2
Analoge Schaltungen und Entwurfstechniken
Diese Binärzahl ist im Intervall von 0 bis 1 definiert und kann auf die übliche
unnormierte Darstellung durch Multiplikation mit 2N überführt werden. b0 ist
das wichtigste Bit (MSB) und bN-1 das unwichtigste (LSB).
Bild 1.1 Signale: A(t), analoger Zeitverlauf zwischen Massepotential und Betriebsspannung
VDD; D(t), wertediskreter zeitlich diskontinuierlicher Verlauf eines Digitalsignals
Wie analoge Signale in digitale gewandelt werden können und umgekehrt
hatten wir schon im Lehrbrief „Signalumwandlung“ besprochen.
1.2 Analog-Design und Digital-Entwurf im Vergleich
Digitale Signale nutzen also den zur Verfügung stehenden Parameterbereich
nicht aus, beinhalten also auch weniger Information. Sie sind deshalb zwar
störsicherer, benötigen aber für die gleiche Funktionalität wesentlich mehr
Schaltelemente (Transistoren), um den reduzierten Informationsgehalt elektronisch zu verarbeiten. Digitale Signalverarbeitung ist also weniger effizient als
analoge Verfahren. Die entsprechenden digitalen Schaltungen erscheinen zwar
wegen der vielen (Millionen) Transistoren komplexer, sind aber
paradoxerweise viel leichter zu generieren, als die analogen Gegenstücke, die
aus vergleichsweise sehr wenigen Bauelementen (10 -50) bestehen.
Die Unterschiede zwischen analoger und der digitaler Signalverarbeitungselektronik und der entsprechenden Designverfahren zeigt schon der Vergleich
3
Analoge Schaltungen und Entwurfstechniken
zweier Komparatoren in analoger bzw. digitaler Ausgestaltung (Bild 1.2), die
zwei Binärworte oder zwei Spannungen vergleichen:
• Digital: 4 Bit ≈ 35 Gatter ≈ 200 Transistoren,
• Analog: Differenzverstärker mit einem Eingang auf der Referenzspannung ≈ 5 Transistoren).
Der Schaltplan des analogen Komparators ist zwar einfacher, die Transistoren
müssen aber für jede Technologie neu ausgelegt werden, d. h. es sind
geeignete Weiten/Längen-Verhältnisse als kontinuierliche Größen für die
Transistoren zu ermitteln. Dabei sind, wie wir noch später genauer sehen
werden, Spezifikationen für das Einschwingverhalten, die Schaltschwellen, die
Ein- und Ausgangspegel, die Verlustleistung usw. vorzugeben und dann im
Design einzuhalten. Das Designproblem umfasst damit 10 kontinuierlich veränderbare Entwurfsparameter. Auch wenn man nur 10 Weiten- und Längenstufen probieren würde, um zu testen ob die Spezifikationen erfüllt sind, wären
1010 Simulationen erforderlich. Die Versuchs- und Irrtummethode scheidet
damit klar aus. Wir brauchen also eine Strategie, in welcher Reihenfolge die
Weiten und Längen der einzelnen Transistoren bestimmt werden und einen
Satz von (einfachen) Formeln, die Spezifikationswerte und Transistorgeometrien verknüpfen, die sich per Hand auswerten lassen. Dann wird dieses Handdesign mit Simulationen für die gegebene Technologie nachsimuliert und ggf.
nachjustiert.
Bild 1.2 Komparatoren: links analoger Komparator, der die Spannung VP und VN miteinander
vergleicht. Ist VP > VN , dann ist die Ausgangsspannung Vo positiv, andernfalls negativ.
Rechts: digitaler Komparator (DM74LS85 von National Semiconductors), der die 4Bit-Worte
A = (A0A1A2A3) und B = (B0B1B2B3) vergleicht und A > B, A < B und A = B über das Setzen
von drei Ausgabebits mitteilt.
4
Analoge Schaltungen und Entwurfstechniken
Der Schaltplan der digitalen Variante kann aus einer einfachen VHDL-Beschreibung [ET-SYS-A21] per Synthese erstellt werden:
PACKAGE comp_pack IS
TYPE bit4 is range 0 TO 15;
TYPE t_comp IS (greater_than, less_than, equal, not_equal);
END comp_pack;
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE WORK.comp_pack.ALL;
ENTITY compare IS
PORT( A, B : IN bit4;
ctrl : IN t_comp;
gt, lt, eq: OUT std_logic);
END compare;
ARCHITECTURE synth OF compare IS
BEGIN
PROCESS(a, b, ctrl)
BEGIN
gt <= '0'; lt <= '0'; eq <= '0'; neq <= '0'; gte <= '0'; lte
<= '0';
CASE ctrl IS
WHEN greater_than =>
IF (a > b) THEN
gt <= '1';
END IF;
WHEN less_than =>
IF (a < b) THEN
lt <= '1';
END IF;
WHEN equal =>
IF (a = b) THEN
eq <= '1';
END IF;
END CASE;
END PROCESS;
END synth;
Timing und Pegel brauchen nicht weiter analysiert werden. Es genügt entsprechende Synthese-Constraints (Constraint: Randbedingung) vorzugeben, die die
Signalverzögerung begrenzen. Die Spannungsbereiche sind schon mit Zuladen
der zur Verfügung stehenden ASIC-Zell-Bibliothek festgelegt. Wird eine
andere Technologiebibliothek verwendet, dann steht die Schaltung sofort und
ohne weitere Designarbeiten in einer anderen Technologie zur Verfügung
(einfache Portierbarkeit von digitalen Schaltungen).
Die Genauigkeit dieser digitalen Schaltung (und von digitalen Schaltungen
allgemein) lässt sich leicht erhöhen, indem statt 4 Bit 12 Bit Eingabeworte
5
Analoge Schaltungen und Entwurfstechniken
vorgegeben werden, dazu ist lediglich der Datentyp bit8 durch den Typ
TYPE bit12 is range 0 TO 4095;
zu ersetzen. Die Umsetzung besorgt die Logik-Synthese, die jetzt ggf. etwas
länger dauert.
Bei analogen Schaltungen liegt die Genauigkeit für eine gegebene Architektur
im Prinzip fest, denn Transistoren lassen sich nur innerhalb bestimmter
geometrischer und damit elektrischer Toleranzen fertigen. Diese Toleranzen
stellen eine obere Grenze für die erzielbare Genauigkeit dar, die aus prinzipiellen Gründen nicht überschritten und in der Praxis meist noch nicht mal erreicht werden kann, da beim Design Kompromisse zwischen den verschiedenen oft gegenläufigen Anforderungen getroffen werden müssen.
Technologische Ungenauigkeiten betreffen bei digitalen Schaltungen hingegen
nie die Funktion, sondern nur das Zeitverhalten. Die Schaltung arbeitet also bei
höheren Technologischwankungen etwas langsamer aber immer noch funktional korrekt. Dies kann aber durch entsprechende Vorhalte in den Timing-Constraints ausgeglichen werden.
Digitale Schaltungen verwenden nur wenige Gattertypen. Eine typische Zellbibliothek umfasst vielleicht 350 Zelltypen, aus denen sich jede beliebige digitale Schaltung, vom besprochenen Komparator bis zum kompletten Mikroprozessor aufbauen lässt. Die Schaltungsaufbauten sind folglich sehr regulär und
können, wenn die Zellen bestimmte geometrische Vorgaben in Bezug auf
Höhe und Lage der Versorgungsanschlüsse einhalten, fast automatisch in ein
Layout umgesetzt werden. Bei diesem Standardzellendesign-Flow werden die
Zellen in Zellreihen gesetzt und automatisch an den Anschlüssen mit Signalleitungen untereinander und mit den Schaltungspins verbunden.
Bei analogen Designs muss das Layout per Hand an der CAD-Station aus Polygonen in verschiedenen Maskenebenen zusammengesetzt werden, denn hier
kommt es auf Ausrichtung und Platzierung jedes einzelnen Transistors an.
Bild 1.3 Rechts: Layout des analogen Komparators aus Einzeltransistoren (3 NMOS, 2 PMOS)
erstellt mit Polygon-Editierung. Links: Standardzellenlayout des digitalen Komparators. In
der Mitte sind drei Standardzellreihen gezeigt und am Rand die Power-Busse, die
Betriebspannung VDD und Massepotential VSS zuführen.
6
Analoge Schaltungen und Entwurfstechniken
Nicht nur zwischen den Entwurfabläufen von integrierten analogen und digitalen Schaltungen existieren deutliche Unterschiede. Auch bei analogen Schaltungen, die aus diskreten Komponenten auf Leiterplatten bestehen, und integrierten Analogchips bestehen Unterschiede in Designmethodik und Implementierungsmöglichkeiten. Diskrete Schaltungen bestehen aus aktiven und
passiven Bauelemente, die nicht dasselbe Halbleitersubstrat verwenden, und
deshalb in den Parametern streuen. Bei integrierten Schaltungen kann die enge
Nachbarschaft zwischen den Komponenten genutzt werden, um die Passung
der Bauelementparameter zu verbessern (Matching, siehe Lehrbrief [ET-SIUA31]). Dadurch ergeben sich neue Designmöglichkeiten. Gleichzeitig können
die geometrischen Abmessungen der Bauelemente in bestimmten Grenzen frei
variiert werden. Diese geometrische Kontrolle eröffnet ebenfalls neue DesignDimensionen.
Allerdings ist man beim Entwurf von den zur Verfügung stehenden Parametern
her beschränkt. Es sind z.B. nur relativ kleine Kapazitäten und Widerstandswerte realisierbar. Auch schwanken die Absolutwerte der Parameter wesentlich stärker, als bei diskreten Elementen. Widerstände mit 1% Genauigkeit sind
in Chips kaum zu realisieren. Probeaufbauten (Breadboarding) zu
Testzwecken, wie bei Leiterplatten sind beim Design integrierter Analogschaltungen ebenfalls nicht möglich. Man ist also beim Design fast vollständig auf
Handrechnungen und Simulationen angewiesen. Das eigentliche Funktionieren
lässt sich nur mit Messungen an Prototypen nachweisen, die eigens in der
Halbleiterfabrik gefertigt werden und die Entwicklung verteuern. Bei AnalogDesigns sind meistens nach der Prototypenmessung Nacharbeiten erforderlich,
deshalb werden Redesigns von im Zeitplan von Chipentwicklungen berücksichtigt. Bei digitalen Designs ist die Entwurfssicherheit so hoch, dass meisten
die ersten Prototypen schon voll funktionsfähig sind.
1.3 Ablauf eines Analog-Designs
Das Design einer Analogschaltung kann in verschiedene Schritte zerlegt werden. Die wesentlichen Punkte sind in Bild 1.4 als Ablaufdiagramm dargestellt.
Wir können den Ablauf in die Definitionsphase, die Umsetzung in eine Schaltung, die Simulation der Schaltung, die Erstellung der Layoutgeometrien mit
anschließender Layoutverifikation sowie die Extraktionsphase unterteilen. Am
Ende folgt die Prototypenuntersuchung und dann beginnt die Produktion. In
der Definitionsphase wird das Schaltungskonzept entwickelt. Die Konzeptfindung ist von besonderer Bedeutung, weil hier die elektrischen Möglichkeiten
des späteren Chips in Bezug auf Performance, Ausbeute und Herstellkosten
7
Analoge Schaltungen und Entwurfstechniken
weitgehend vorbestimmt werden. Hier werden die Bauelemente nach Maßgabe
der Spezifikation mit einfachen Handrechnungen vordimensioniert. Dann erfolgt die Erfassung in einem Schaltplan als strukturelle Beschreibung der
Schaltung. Die Schaltung wird simuliert, um sicherzustellen, dass alle Spezifikationswerte auch bei Verwendung der vollständigen Bauelementmodelle eingehalten werden. Die Schaltplansimulation abstrahiert noch von den geometrischen Gegebenheiten, die erst nach der Layouterstellung bekannt sind und
die in Form von parasitären Schaltelementen in den Schaltplan eingehen.
Spezifikation
Definition
Korrektur
Schaltplan
Vergleich mit
Spezifikation
Simulation
Layoutverifikation
Layout
Layoutextraktion
Test und
Messung
Protoypenherstellung
Produktion
Bild 1.4 Ablaufdiagramm eines analogen Designprojekts
Die Layouterstellung wird begonnen, wenn die Simulation des Schaltplans die
vollständige Übereinstimmung mit der Spezifikation gezeigt hat. Die Layoutgeometrien werden einer Designregelprüfung unterzogen. Dann werden die
Parasitäten für die Leiterbahneinflüsse und andere geometrische Effekte extrahiert. Der Schaltplan wird um diese Zusatzbauelemente ergänzt und erneut
8
Analoge Schaltungen und Entwurfstechniken
simuliert. Wird die Spezifikation nach wie vor erfüllt, werden Prototypen
gefertigt und vermessen und wieder wird mit der Spezifikation verglichen.
Danach wird die Schaltung in die Applikation eingebaut und überprüft ob das
gesamte Gerät funktioniert. Dieser Test verifiziert, dass die Spezifikation tatsächlich alle Geräteanforderungen enthalten hat. Sollte keine Applikationsfreigabe möglich sein, weil der Chip sich nicht so verhält, wie erwartet, muss die
Spezifikation angepasst werden und der gesamte Designablauf beginnt von
vorne. Ein solches Redesign wird auch durchgeführt, wenn die Prototypen Parameterwerte aus der Spezifikation nicht erfüllen.
1.3.1 Leitlinien für die analoge Simulation
An zentraler Stelle im Entwurfsablauf steht die Simulation, denn die korrekte
Umsetzung der Spezifikation in den Schaltplan und die Korrektur jedes
Designfehlers, der sich u. U. erst am Ende des Designzyklus zeigt, müssen mit
Simulationen überprüft werden. Sonst könnte die Funktion des Chips und die
Wirksamkeit der Korrektur erst Wochen später an teuren Musterchips
überprüft werden.
Die leistungsfähigen Simulationstools, wie wir sie heute verwenden, sind
ursprünglich für den analogen Schaltkreisentwurf entwickelt worden. Die
Vorteile der Simulation sind:
• Probeaufbauten auf Leiterplattenniveau sind unnötig;
• Jeder Knoten in der Schaltung ist zugänglich und die zugehörigen
Potentiale und Ströme können ausgegeben werden;
• Rückkoppelschleifen können aufgetrennt werden;
• Die Schaltung kann leicht verändert werden;
• Die Schaltung kann durch einfaches Eintippen von Werten bei erhöhten
Temperaturen und für verschiedene Prozessvarianten analysiert
werden.
Um die Simulation beim Design effizient einzusetzen, sollte man sich, wie im
Lehrbrief Simulation [ET-SIM-31] schon angesprochen, an folgende Regeln
halten:
• Verwende keinen Simulator, wenn der Bereich der zu erwartenden
Ergebnisse nicht von vorneherein bekannt ist.
• Beschränke Dich bei der Simulation auf die wesentlichen Systemkomponenten und simuliere nie mehr vom System als nötig!
• Ändere nie mehr als eine Designvariable zwischen zwei Simulationen,
sonst sind die Auswirkungen der Designverbesserung nicht zuzuordnen.
• Lerne die wesentlichen Funktionsprinzipien des verwendeten Simula-
9
Analoge Schaltungen und Entwurfstechniken
•
tors kennen, sonst kann man dieses Werkzeug nur eingeschränkt benutzen!
Simulationen ersetzen nicht das Nachdenken!
1.3.2 Analoge Schaltkreisberechnungen
Analoge Schaltungen werden mit mathematischen Methoden analysiert. Dazu
werden diese systematisch in Zweipolersatzschaltungen überführt, die Zweipole in linearer Näherung betrachtet und dann in einer Gleichstromanalyse die
Spannungen und Ströme in der Schaltung berechnet. Um Zeitabhängigkeiten
zu betrachten führen wir in der Regel Wechselstrombetrachtungen durch. Dazu
werden sinusförmige Signalverläufe vorausgesetzt und es wird mit komplexen
Amplituden und Widerständen für die Schaltelemente gerechnet. Die
mathematischen Methoden bleiben gegenüber der Gleichbetrachtung
unverändert. Die Rechnungen werden lediglich in der komplexen Ebene
ausgeführt.
Als Methoden zur Schaltungsanalyse stehen uns folgende Methoden zur
Verfügung.
• Bei der Knotenanalyse stellen wir mit Hilfe des Kirchhoffschen
Knotensatzes Gleichungen für die Knoten in der Schaltung auf und
lösen das sich ergebende lineare Gleichungssystem mit Hilfe der
Cramerschen Regel.
• Bei der Maschenanalyse verenden wir den Kirchhoffschen
Maschensatz und erhalten Gleichungen für die Maschenspannung, die
wir wieder auflösen können.
• Die Methode der Ersatzspannungsquelle ist dann sinnvoll wenn wir
nur einen Zweig des Netzwerks untersuchen wollen und dort Spannung
und Strom ermitteln sollen. Dann wird der fragliche Zweig aus der
Schaltung genommen und die restliche Schaltung als verallgemeinerte
Zweipol-Spannungsquelle angesehen, für die wir Leerlaufspannung
und Kurzschlussstrom ermitteln. Diese Parameter tragen wir in das
Schaltbild einer Spannungsquelle mit Innenwiderstand ein, schalten
den zunächst entfernten Widerstand zwischen die Klemmen der Quelle
und berechnen Klemmenspannung und -strom der belasteten Quelle.
Hier und im Weiteren benutzen wir die folgende Notation für die Variablen
(Tabelle 1.1).
10
Analoge Schaltungen und Entwurfstechniken
Signaldefinition
Größe
Index
Beispiel
GroßsignalAugenblickswert
Gleichwert
Wechselwert
Komplexe Größe
Kleinbuchstabe
Großbuchstabe
vOL
Großbuchstabe
Kleinbuchstabe
Großbuchstabe
Großbuchstabe
Kleinbuchstabe
Kleinbuchstabe
ISS
i0
Adiff
Tabelle 1.1 Schreibweise für verschiedene Signalklassen
"
Übungsaufgaben
In diesen Übungsaufgaben wiederholen wir die Methoden der in Netzwerkanalyse, die die Grundlage jedes Simulationsprogramms bildet, und rechnen die
folgenden Beispiele für die Knotenanalyse, die Maschenanalyse sowie für die
Methode der Ersatzspannungsquelle (siehe Kapitel 3, Lehrbrief
„Simulationstechnik“, [ET-SIM-31]).
Knotenanalyse: Gesucht ist vout/iin für die folgende Schaltung
A
B
R2
iin
R1
gmv1
R3
vout
Maschenanalyse: Gesucht ist vout/vin für die Schaltung
Methode der Ersatzspannungsquelle: Berechnen Sie Strom und Spannung im
11
Analoge Schaltungen und Entwurfstechniken
Widerstand RAB:
R1
R2
A
vAB
RAB
B
iAB
R3
R4
vin
isource
1.4 Zusammenfassung
In diesem Kapitel wurde eine Einführung in die Probleme der analogen
Schaltungstechnik gegeben und den entsprechenden Entwicklungsablauf
vorgestellt. Die Unterschiede zwischen analogen und den gebräuchlicheren
digitalen Schaltungen wurden herausgearbeitet.
Im Unterschied zum Leiterplattenentwurf bestehen beim Design integrierter
Schaltungen generell keine nachträglichen Änderungsmöglichkeiten, sondern
hier muss stets auch beim kleinsten Fehler die gesamte Schaltung korrigiert
und neu in den Fertigungsdurchlauf eingeschleust werden. Deshalb werden
beim Entwurf von analogen Schaltungen, bei dem die Möglichkeit zur
automatischen Schaltungssynthese fehlt, systematische Zugänge benötigt, die
auf Netzwerkanalysen und Simulationsläufen beruhen. Die Rolle der
Simulation im Designablauf wurden erörtert und die Grenzen des Verfahrens
aufgezeigt. Die Übungsaufgaben behandeln die verschiedenen Methoden für
die Netzwerkanalyse. Wir haben abschließend eine Notation für die Signalbezeichnungen im gesamten Lehrbrief festgelegt.
12
Aktive und passive Komponenten
2.
Aktive und passive Komponenten
In diesem Kapitel werden die Einzelkomponenten, die in analogen integrierten
Schaltungen zur Verfügung stehen (Transistoren, Widerstände, Kondensatoren, pn-Übergänge) vorgestellt und mit physikalischen Modellgleichungen beschrieben. Die Integration von Transistoren, Widerständen und Kondensatoren
auf einem gemeinsamen Substrat schränkt die möglichen Bauelemente ein
(z.B. keine Induktivitäten) und lässt nur bestimmte Parameterbereiche zu
(Transistorleitwerte, Widerstände, Kapazitätswerte).
2.1 Der pn-Übergang
Der pn-Übergang ist die wichtigste Struktur in der Halbleitertechnologie.
Diese Übergänge lassen den Strom nur in einer Richtung (Vorwärtsrichtung)
fließen und sperren bei entgegengesetzter Polung (Sperrrichtung). Es handelt
sich also um Dioden. In Sperrrichtung gepolte Dioden sind die wichtigste
Form der elektrischen Isolation zwischen verschiedenen Bereichen innerhalb
eines Chips. Der Bipolartransistor besteht aus zwei np- bzw. pn-Übergängen
(engl. Junction-Transistor) in so enger Nachbarschaft, dass der Vorwärtsstrom
in einem Übergang, den Strom im zweiten vorgibt (Transistoreffekt). Auch in
MOS-Transistoren isolieren pn-Übergänge Source- und Draingebiete gegen
den Kanal und das Substrat, sowie das Substrat gegen die Wanne, usw.
Bild 2.1 Querschnitt durch einen pn-Übergang hergestellt in Siliziumplanartechnologie gepolt
in Sperrrichtung für vD > 0V.
Wesentlich für das gleichrichtende Verhalten ist das Auftreten von Raumladungen im Grenzbereich zwischen p- und n-leitendem Halbleiter. Raumla13
Aktive und passive Komponente
dungen sind Bereiche, in denen positive bzw. negative Ladungen ortsfest im
Überschuss anzutreffen sind. Dies ist in Metallen oder homogen dotierten
Halbleitern nicht möglich, denn hier herrscht stets Ladungsneutralität. Je nach
angelegter Spannung ist die Raumladungszone größer oder kleiner. Sobald die
Vorwärtsspannung einen kritischen Wert überschritten hat, verschwinden die
Raumladungen und die Diode wird leitfähig. Die exponentielle StromSpannungskennlinie einer in Durchlass gepolten Diode ist das Standardbeispiel
für einen nicht linearen Zweipol. Liegt eine Sperrspannung an, dann dehnt sich
die Raumladung aus und der Strom wird aufgrund fehlender beweglicher
Ladungsträger sehr klein. Der Stromfluss durch die Diode kommt auch bei
Sperrpolung nicht zum völligen Erliegen, hier fließt der konstante
Sättigungssperrstrom.
In CMOS-Analogschaltungen sind die folgenden Eigenschaften von pnÜbergängen relevant:
• Sperrschichtweite
• Sperrschichtkapazität
• Durchbruchsspannung
• und Sperrströme
2.1.1 Eigenschaften der Halbleiter-Diode
Das einfachste Modell für eine Diode ist das Stäbchenmodell, bei dem die
Dotierung abrupt am Übergang von Donatoren (Konzentration ND) zu Akzeptoren (NA) springt (siehe Bild 2.1). Man spricht auch von einem Übergang mit
Stufenprofil (Step-Junction). Solche Übergänge sind zwar technisch nicht
herstellbar. Die Annahme vereinfacht aber die Rechnungen und führt auf
qualitativ korrekte Modellgleichungen, die leicht an die Realität durch weitere
Parameter angepasst werden können.
Sperrschichten am pn-Übergang
Ohne externe Spannung diffundieren die jeweiligen Majoritäten (Löcher im pBereich und Elektronen im n-Bereich) aufgrund der thermischen Bewegung
und des Konzentrationsgefälles für den jeweiligen Ladungsträgertyp über die
Grenze der unterschiedlich dotierten Bereiche. Dort rekombinieren sie mit den
dort reichlich vorhandenen Ladungsträgern des anderen Typs (also bspw. Elektronen aus der n-Zone mit Löchern aus der p-Zone). Dadurch verarmen die
dotierten Gebiete beiderseits des Übergangs an beweglichen Ladungsträgern,
die vor Zustandekommen des Übergangs die ortsfesten Ladungen der Dotierstoff-Ionen kompensiert haben. Deshalb werden jetzt die Ladungen der im
Gitter eingebauten Dotierstoffionen nicht mehr ausgeglichen. Es bildet sich die
erwähnte Raumladung, deren Vorzeichen entgegengesetzt zum Leitungstyp
14
Aktive und passive Komponenten
gepolt ist. Donatoren haben ein Elektron abgegeben und sind positiv geladen
(positive Raumladung im n-Halbleiter), Akzeptoren haben ein Elektron
aufgenommen und sind negativ geladen (negative Raumladung im pHalbleiter). Die Halbleitergebiete auf beiden Seiten des Übergangs laden sich
also auf und zwar so, dass sie den weiteren Austausch von Majoritäten behindern.
xd
xp
xn
n-Halbleiter
p-Halbleiter
iD
+
vD
-
1/cm3
ND
x
-NA
Bild 2.2 pn-Übergang: physikalischer Aufbau und unten Dotierstoffkonzentration in Längsrichtung(x-Koordinate). Der Übergang erfolgt genau bei x = 0. vD ist die Spannung, die an der
Diode anliegt. Bei vD > 0V ist die Diode in Vorwärtsrichtung gepolt.
Durch die gegenläufige Wirkung von Diffusion und Aufladung stellt sich ein
stationärer Zustand ein, der dadurch gekennzeichnet ist, dass genauso viel positive bzw. negative Ladungsträger die Grenzfläche aufgrund der Wärmebewegung überqueren, wie aufgrund der Feldkräfte in entgegen gesetzter Richtung
bewegt werden. Feldströme und Diffusionsströme kompensieren sich vD = iD ≡
0) und es bildet sich eine bestimmte Potential-, Feld- und Raumladungsverteilung aus, die von der Dotierstoffverteilung und der Temperatur abhängen
(Bild 2.3).
Die Raumladungszone erstreckt sich dann im n-Halbleiter bis x = xn und im pGebiet bis x = xp (Achtung: xp ist negativ!). Die Weite der Verarmungszone
bezeichnen wir mit xd = xn - xp.
Da die gesamte Diode elektrisch neutral ist, gilt
qN D xn = − qN A x p .
(2.1)
15
Aktive und passive Komponente
Ladungsdichte in der Raumladungszone in cm
-3
Elektrisches Feld E(x) in V/cm
Potential in V
Bild 2.3 pn-Übergang: Raumladungsdichte (oben), E-Feld längs des Übergangs (Mitte) und
elektrostatisches Potential in x-Richtung (unten).
q ist dabei die Elementarladung, also die negative Ladung eines Elektrons (q =
1,6 ⋅ 10-19 As). Das elektrische Feld in der Raumladungszone kann aus der
Ladungsverteilung mit Hilfe der eindimensionalen Gauss-Formel berechnet
werden:
dE ( x ) qN
=
ε Si
dx
εSi ist die dielektrische Konstante von Silizium (εSi = 11,7ε0 , ε0 = 8,854 ⋅ 10-14
F/cm). Die Differentialgleichung kann nach Trennen der Variablen längs der
gesamten Raumladungszone von xp bis 0 bzw. 0 bis xn integriert werden. Am
Rand der Raumladungszone verschwindet die Feldstärke und am metallurgischen Übergang bei x = 0 wird sie maximal E(0) = E0:
E0 =
E0 =
E0
0
0
xp
0
xp
E0
0
∫ dE = ∫
∫ dE = ∫
− qN A
ε Si
qN D
ε Si
dx =
dx =
qN A x p
ε Si
− qN D xn
(2.2)
ε Si
Der Potentialunterschied, der sich längs der Raumladungszone ausbildet, kann
wegen des Zusammenhangs zwischen Feld und Potential E = − grad φ mit Hilfe der Integration der negativen Feldstärke berechnet werden. Da die Feldstärke erst am Rand der Raumladungszone einsetzt und am anderen Rand wieder
verschwindet, sind die Integrationsgrenzen xp und xn. Die Formel für die
Feldstärke ist damit
16
Aktive und passive Komponenten
xn
⎛ x − xp ⎞
⎛x −x⎞
φ0 − vD = − E0 ∫ ⎜
dx −E0 ∫ ⎜ n
⎟
⎟ dx
⎜ x ⎟
x
p
n
⎝
⎠
xp ⎝
0
⎠
.
xn − x p
= − E0
2
0
(2.3)
vD ist die Spannung, die extern an die Diode angelegt wird und diese ist beim
stromlosen Übergang zunächst erst einmal 0. φ0 ist das Kontaktpotenzial (oder
die Barrierenspannung), das bei allen leitfähigen Materialien mit unterschiedlichen Elektronendichten auftritt, wenn diese in Kontakt gebracht werden. In
einem Stromkreis ist diese Spannung aber nicht messbar, denn aufgrund
weiterer elektrischer Kontakte (mit weiteren Kontaktspannungen) kompensieren sich alle Barrierenspannungen nach dem Kirchhoffschen Maschensatz.
Das Kontaktpotenzial entsteht aufgrund der Differenz der Austrittsarbeiten in
beiden unterschiedlich dotierten Halbleiterbereichen. Diese Differenz bildet
sich, weil Unterschiede in den jeweiligen Fermi-Energien existieren. Diese
Energien sind wiederum durch die Dotierung und den Leitungstyp festgelegt.
Die Barrierenspannung ist also ein Materialparameter, der sich für jeden pnÜbergang nach der Formel
φ0 =
⎛ N AND ⎞
k BT ⎛ N A N D ⎞
≡
ln ⎜
ln
V
⎟
⎜
⎟
T
2
2
q
⎝ ni ⎠
⎝ ni ⎠
(2.4)
berechnen lässt. kB ist die Boltzmannkonstante (1,38⋅10-23J/K) und ni ist die intrinsische Ladungsträgerkonzentration von Silizium bei der Temperatur T. VT,
die Temperaturspannung, fasst die Größen im Bruch vor dem Logarithmus zur
Temperaturspannung zusammen. Bei Raumtemperatur gilt ni = 1,45⋅1010/cm3
und VT = 25,9 mV.
Aus den Gleichungen 2.1. bis 2.3 können wir die Ausdehnung der Verarmungszone in den n- bzw p-leitenden Halbleiterbereich ausrechnen:
xn =
2ε Si (φ0 − vD ) N A
qN D ( N A + N D )
2ε Si (φ0 − vD ) N D
xp = −
qN A ( N A + N D )
(2.5)
Die gesamte Sperrschichtweite ist damit
xd =
(φ0 − vD )
2ε Si ( N A + N D )
qN D N A
.
(2.6)
17
Aktive und passive Komponente
Diese Formel zeigt, dass die Breite der Sperrschicht proportional zur Wurzel
des Unterschieds zwischen Barrierenspannung und angelegter Spannung ist.
Die Sperrschicht verschwindet genau dann, wenn vD und φ0 gleich sind. Dann
geht auch die gleichrichtende Wirkung des Übergangs verloren und die Struktur verhält sich wie ein homogen dotierter Halbleiterkristall.
In der Raumladungszone ist die Raumladung Qj konzentriert, die wir aus dem
Volumen der Zone (Produkt Querschnitts A mit der Ausdehnung xn oder xp) bei
einer gegebenen Spannung und der jeweiligen Dotierstoffkonzentration berechnen können:
Q j = AqN A x p = AqN D xn = A
2ε Si N D N A
( N A + ND )
(φ0 − vD ) .
(2.7)
Die Ladung in der Verarmungszone ändert sich mit der angelegten Spannung,
denn mit vD wächst oder schrumpft je nach Polung deren Weite. Diese Schicht
wirkt also als Ladungsspeicher mit spannungsabhängiger Kapazität, stellt also
einen Kondensator dar. Um die Sperrschichtkapazität auszurechnen, betrachten
wir die differentielle Kapazität C j = dQ j dv :
D
Cj =
dQ j
dvD
=A
ε Si N D N A
2 ( NA + ND )
1
≡
C j0
(φ0 − vD ) (1 − vD / φ0 )
m
.
(2.8)
Cj0 bezeichnet die Sperrschichtkapazität ohne angelegte Spannung (vD =0) und
m ist der so genannte Abschwächungskoeffizient. Dieser Parameter beschreibt
den Einfluss der zu tieferen Halbleiterschichten abnehmenden Dotierstoffkonzentration und korrigiert so das Verhalten des hypothetischen Übergangs mit
Stufenprofil (m = ½) für technologisch herstellbare pn-Übergänge (siehe Bild
2.1). Der Bereich dieses Technologieparameters liegt typischerweise im
Bereich 1/3 < m < 1/2.
Bild 2.4 zeigt die Sperrschichtkapazität als Funktion der angelegten Spannung
vD. Bei großen Sperrspannungen ist die Weite der Raumladungszone groß und
Cj verschwindet. Wächst vD, dann schrumpft der Abstand zwischen den leitfähigen Bereichen des Übergangs, der effektive Plattenabstand sinkt, die Kapazität steigt. Kurz bevor vD die Barrierenspannungen erreicht hat, wird Cj zumindest theoretisch maximal.
Allerdings treten in realen Dioden dann bereits größere Vorwärtsströme auf
und die Raumladungszone ist aufgrund der enthaltenen beweglichen Ladung
kein Dielektrikum mehr. Cj verschwindet deshalb in realen Strukturen
für vD → φ0 .
18
Aktive und passive Komponenten
φ0
φ0
Bild 2.4 Kapazität des pn-Übergang als Funktion der angelegten Spannung vD. Oben
theoretischer Verlauf, unten tatsächlicher Verlauf.
Übungsaufgabe
"
Berechnen Sie die xp, xn, φ0, Cj0 und Cj für einen pn-Übergang mit Stufencharakteristik für eine angelegte Spannung von -4V, einer Dotierstoffverteilung NA = 5,0⋅1015/cm3 und ND = 1,0⋅1020/cm3 und einer Querschnittsfläche A = 100 µm2 bei Raumtemperatur.
Sperr- und Vorwärtsströme
Die Strom-Spannungsgleichung der Halbleiterdiode entsteht physikalisch,
wenn eine Vorwärtsspannung vD > 0 an die Diode angelegt wird: Die Weite
der Raumladungszone schrumpft (Glg. 2.6). Die Feldströme nehmen ab und
die Diffusionsströme durch die Sperrschicht zu. Es fließt ein stark mit der
Durchlassspannung ansteigender Majoritätenstrom durch die Grenzfläche. Auf
beiden Seiten der Sperrschicht setzten Rekombinationsvorgänge ein. Die dabei
verschwindenden freien Ladungsträger werden von der angeschlossenen
Quelle als Vorwärtsstrom iVD nachgeliefert. Da die Diffusion von Ladungen
durch die Sperrschicht, die eine Potentialbarriere darstellt, von der Wärmebewegung getrieben wird, ist die Wahrscheinlichkeit, dass eine Ladung gegen
diese Potentialbarriere anlaufen kann, proportional zum Boltzmann-Faktor:
19
Aktive und passive Komponente
⎛ q ⋅ vD ⎞
PB ∼ exp ⎜
⎟.
⎝ k BT ⎠
Dieser Faktor ist ein Maß für die Wahrscheinlichkeit, dass eine Ladung bei der
anliegenden Spannung vD die Grenzfläche vom p-Gebiet in Richtung n-Zone
überwindet. Damit diese Bewegung zielgerichtet erfolgt, muss die thermische
Energie kBT von der elektrischen Energie der Elektronen im Feld der
Vorwärtsspannung q⋅ vD übertroffen werden. Die Strom-Spannungsgleichung
hat die Form:
⎧⎪
⎛ q ⋅ vD ⎞ ⎫⎪
iD = I SS ⎨exp ⎜
⎟ − 1⎬ .
⎝ k BT ⎠ ⎭⎪
⎩⎪
(2.9)
ISS bezeichnet hier den Sättigungssperrstrom.
Ohne angelegte Spannung fließt kein Strom. Aber sobald eine negative
Spannung an die Diode gelegt wird, begünstigt dies die Feldströme und die
Diffusionsströme nehmen ab. Neu generierte Elektron-Lochpaare, die in das
Potentialgefälle der Sperrschicht geraten, werden auseinander gerissen. Die
räumliche Trennung reduziert die Wahrscheinlichkeit, dass diese Ladungsträger rekombinieren und deshalb gelangen viele der getrennten Paare an die jeweiligen Klemmen und können dort als Sperrstrom nachgewiesen werden, der
als Generationsstrom fast nicht von der angelegten Spannung abhängt. Der
Sperrstrom entsteht also aufgrund von reduzierten Rekombinationsraten aufgrund eines großen Potentialgefälles. Da diese Raten sich an der relativ kleinen
Gesamtzahl der Ladungsträger ni orientieren, die durch thermische Generation
im Halbleiter zustande kommen, sind die Sperrströme entsprechend schwach.
Man kann zeigen, dass der Sättigungssperrstrom auch von den Diffusionskonstanten für Elektronen und Löcher De und Dh im Halbleiter und von den
Diffusionslängen Le und Lh abhängt. Zusätzlich gehen noch die Dotierungen
ein:
⎡D n2 D n2⎤
I SS = qA ⎢ h i + e i ⎥
⎣ Lh N D Le N A ⎦
(2.10)
Übungsaufgabe
"
Berechnen Sie ISS für einen pn-Übergang mit NA = 5,0⋅1015/cm3 und
ND = 1⋅1020/cm3 und einer Querschnittsfläche A = 1000µm2 bei Raum20
Aktive und passive Komponenten
temperatur mit De= 20 cm2/s, Dh= 10 cm2/s und Diffusionslängen Le=
10 µm und Lh= 5µm.
2.2 MOS-Transistoren
Das wichtigste Bauelement der modernen Halbleiterelektronik ist der MOSTransistor. In CMOS Schaltungen werden sowohl N-Kanal-, wie auch P-Kanal-Transistoren auf einem gemeinsamen Substrat verwendet. Bild 2.5 zeigt
einen Querschnitt durch eine CMOS-Schaltung in N-Wannen-Technik. Der PKanal-Transistor besteht aus zwei stark p-dotierten Zonen (p+) in einer leicht
n-dotierten Zone, der N-Wanne. Der N-Kanal-Transistor liegt im p-dotierten
Substrat. Die beiden hoch dotierten Gebiete der Transistoren werden als Source und Drain (Quelle und Senke für bewegliche Ladungsträger) bezeichnet.
Zwischen den p+-Gebieten des PMOS-Transistors (n+-Gebieten beim N-Typ)
im Abstand L liegt der Kanalbereich. Hier bildet sich nach Anlegen geeigneter
Spannungen an das Gate der leitfähige Kanal aus, der die Source- mit der
Drain-Elektrode verbindet und so den Transistor einschaltet. Die GateElektrode ist von der Siliziumoberfläche im Kanalbereich durch eine dünne
dielektrische Schicht isoliert, die als Gateoxid mit der Dicke tOX und der
chemischen Formel SiO2 bezeichnet wird.
Das Gate besteht aus polykristallinem Silizium (Polysilizium) das nach entsprechend hoher Dotierung fast metallisch leitfähig ist und die früher gebräuchlichen Metall-Elektroden ersetzt hat. Die vertikale Schichtfolge MetallOxid-Silizium (MOS) hat den Transistoren den Namen gegeben.
N-Transistor
P-Transistor
Polysilizium
Wannen-Kontakt
n-Wanne
Substrat-Kontakt
p-Substrat
Bild 2.5 Querschnitt durch einen N- und P-MOS-Transistor in einer N-Wannen-Technologie W
und L sind die Weite und Länge des Kanals. Die Substrat- und Wannenkontakte sorgen für
geeignete Potentialunterschiede, sodass der pn-Übergang zwischen Substrat und Wanne stets
gesperrt ist. Die Wanne liegt auf Betriebsspannung und das Substrat auf Masse.
Jeder der beiden Transistortypen hat 4 Anschlüsse: Gate, Drain, Source und
Bulk. Das Potential am Bulk-Anschluss ist entweder das Wannenpotential
21
Aktive und passive Komponente
(PMOS) oder das Substratpotential (NMOS). Von diesen Potentialen können
drei unabhängige Spannungen abgeleitet werden, die auf das Potential des
Source-Knotens bezogen sind: vGS, vDS, vSB also Gate-Source-, Drain-Sourceund Source-Bulk-Spannung. Die Schaltplansymbole der Transistoren sind in
Bild 2.6 gezeigt.
vGS
S
iD
G
vGS
vSB
B
vDS
S
iD
vSB
B
G
D
D
N-Typ
P-Typ
vDS
Bild 2.6 Transistorschaltplansymbole mit Anschlussklemmenbezeichnungen und Ansteuerspannungen. Die Spannungspfeile und Strompfeile geben die positiven Zählrichtungen für Spannungen und Ströme in den beiden Transistortypen an.
2.2.1 Großsignalmodell
MOS-Transistoren werden über die Gate-Source-Spannung gesteuert. Sobald
diese Spannung eine Schwelle überschreitet, wird der Transistor aktiv und die
vorher gegeneinander isolierten Source- und Drain-Elektroden werden leitfähig verbunden. Je nach einwirkender Drain-Source-Spannung fließt dann ein
größerer oder kleinerer Strom. Die Stromgleichungen sind für den Großsignalbereich:
vDS ⎤
W⎡
v
v
vDS ; 0 < vDS ≤ ( vGS − vth )
−
−
(
)
GS
th
L ⎢⎣
2 ⎥⎦
W
1
2
iD = K N ' ( vGS − vth ) (1 + λ vDS ); 0 < ( vGS − vth ) ≤ vDS
(2.11)
L
2
iD = 0; ( vGS − vth ) ≤ 0
iD = K N '
Diese Gleichungen sind hier für den N-Typ angegeben. Der Strom wird bei
Ausgangskennlinien als Funktion der Drain-Source-Spannung vDS gesehen,
wobei die Gate-Source-Spannung vGS die Rolle eines Parameters spielt. Die
oberste Gleichung beschreibt den Strom in linearen, die mittlere im Sättigungsund die untere im Sperrbereich- Bild 2.7 zeigt eine simulierte
Ausgangskennlinie. Der Strom nimmt proportional mit der Weite W des
22
Aktive und passive Komponenten
Kanals (als Stromflussbreite) zu und ist antiproportional zur Kanallänge L, der
Stromweglänge.
Da NMOS- und PMOS-Transistor komplementäre Bauelemente sind, können
die Gleichungen für den P-Typ aus 2.11 dadurch abgeleitet werden, dass die
Vorzeichen aller Spannungen umgedreht werden und die Stromflussrichtung
ebenfalls in entgegen gesetzter Richtung positiv gezählt wird, wie in Bild 2.6.
KN’ ist der spezifische Transistorleitwert
K N ' = µeCOX = µe
ε OX
(2.12)
tOX
für den N-Typ. µe bezeichnet die Elektronenbeweglichkeit im Kanal, tOX ist
die Dicke des Gateoxid und εOX dessen dielektrische Konstante. Der Quotient
aus dielektrischer Konstante und Gateoxid-Dicke ist die Kapazität der Gateelektrode pro Flächeneinheit. Beim P-Typ sind in den Gleichungen nicht nur
alle Vorzeichen umzudrehen, sondern auch KN ’ durch den entsprechenden
Transistorleitwert KP’ zu ersetzen. Da N- und P-Transistoren mit der gleichen
Technologie gefertigt werden, bleibt die Oxiddicke zwar gleich, aber die Ladungsträger im Kanal sind beim P-Typ Löcher, die eine schlechtere Beweglichkeit µh aufweisen, als die Elektronen beim N-Typ (µe ≈ 2µh ).
Linear
Sättigung
vGS
Bild 2.7 Ausgangskennlinienfeld für den NMOS Transistor. Aufgetragen ist der Drainstrom
gegen die Drain-Source-Spannung, die hier von 0V bis 10 V läuft. Die einzelnen Kurven
gehören zu den verschiedenen Gate-Source-Spannungen, die von 2 V in Schritten von 1 V bis
nach 8 V laufen.
23
Aktive und passive Komponente
Der Parameter λ ist der Kanallängenmodulationsfaktor. Dieser erfasst die
experimentell beobachtete Abhängigkeit des Drainstroms von der DrainSource-Spannung, die vom einfachsten Transistor-Modell nicht berücksichtigt
wird.
Die Einsatzspannung vth ist ebenfalls für N- und P-Typ verschieden und wird
deshalb ebenfalls, wenn nötig, in allen späteren Formeln mit einem Index versehen (vthN, vthP ). Die Einsatzspannung ist der Potentialunterschied zwischen
Gate- und Bulk, bei dem der Transistor leitend wird. Allerdings sind in allen
Formeln die Spannungen bezogen auf den Source-Knoten angegeben. Deshalb
wird die Einsatzspannung in zwei Terme aufgeteilt: vth0 für die Einsatzspannungen ohne Potentialdifferenz zwischen Source und Bulk und in einen Korrekturterm, in den der Einfluss des Bulks eingeht:
vth = vth 0 + γ
(
−2φF + vSB −
−2φF
)
(2.13)
Der Parameter γ ist der Substratsteuerfaktor, der den Einfluss des Bulkpotenzials gewichtet. φF bezeichnet das Fermipotenzial des Substrats (N-Typ) bzw.
der Wanne (P-Typ). Auch γ nimmt für P- (in der N-Wanne) und N-Typ (im pleitenden Substrat) unterschiedliche Werte an. Das Fermipotenzial ist das
Gleichgewichtspotenzial im dotierten Halbleiter:
φF = −vT ln
φF = vT ln
NA
; p − Si
ni
ND
; n − Si
ni
Der Substratsteuerfaktor, die Fermipotenziale, Transistorleitwerte und die
Einsatzspannungen ohne Substrat- oder Wannenvorspannung können im
Prinzip aus physikalischen Gleichungen hergeleitet werden. Die so bestimmten
Größen stimmen aber nicht immer mit den tatsächlich gemessenen überein.
Deshalb betrachtet man die Parameter als Anpassgrößen, die aus Messungen
an Testtransistoren in der betrachteten Technologie ermittelt werden. Dazu
werden u. a. Transistorkennlinien aufgenommen und mathematisch angepasst.
Da die Transistorgleichungen nichtlinear sind, können Transistorschaltungen
ohne weitere Näherungen nicht analytisch ausgewertet werden. Wir sind auf
Simulationsprogramme, wie etwa SPICE angewiesen [ET-SIM-A32].
Handrechnungen sind aber in einfachen Fällen möglich. Parameter für eine
0,8µm- und 0,35µm -CMOS-Technologie zeigt Tabelle 2.1.
24
Aktive und passive Komponenten
Parameter
Beschreibung
Parameterwerte
NMOS
PMOS
Einheit
Vth0
K’
Einsatzspannung VBS = 0
Transistorleitwert
Substratsteuerfaktor
Kanallängenmodulationsfaktor
Oberflächenpotential bei
starker Inversion
0,5 ± 0,05 -0,65 ± 0,5
175 ± 10% 60 ± 10%
0,58
0,42
0,06⏐L=1µm 0,06⏐ L=1µm
0,04⏐L=2µm 0,04⏐ L=2µm
0,8
0,8
V
µA/V2
V1/2
V-1
Beschreibung
Parameterwerte
NMOS
PMOS
γ
λ
2⏐φF⏐
Parameter
V
Einheit
Einsatzspannung VBS = 0
0,7 ± 0,15 -0,7 ± 0,15
V
Transistorleitwert
110 ± 10% 50 ± 10%
µA/V2
Substratsteuerfaktor
0,4
0,57
V1/2
γ
Kanallängenmodulations- 0,04⏐L=1µm 0,05⏐ L=1µm V-1
λ
faktor
0,01⏐L=2µm 0,01⏐ L=2µm
2⏐φF⏐
Oberflächenpotential bei 0,7
0,8
V
starker Inversion
Tabelle 2.1 Oben: Großsignalparameter für Handrechnungen für die 0,35µm CMOS-Technologie von AMS (maximale Versorgungsspannung VDD – VSS = 3,5 V), unten: für eine 0,8µm
CMOS-Technologie aus [AllanHolberg02] mit Versorgungsspannung VDD – VSS = 5 V
Vth0
K’
Übungsaufgabe
"
Zwei MOS-Transistoren, wie in Bild 2.6 gezeigt, deren W/LVerhältnis 5µm zu 1µm beträgt, wurden in einer Technologie mit
0,8µm gefertigt (Parameter in Tabelle 2.1). Die Spannungen beim NTyp an Drain, Gate, Source, und Bulk sind 3V, 2V, 0V und 0V und die
beim P-Typ -3V, -2V, 0V und 0V. Berechnen Sie den Drainstrom iD
für beide Transistortypen.
25
Aktive und passive Komponente
2.2.2 Parasitäten
Neben dem Drainstrom und der Einsatzspannung sind für das transiente
Transistorverhalten die Transistorparasitäten wichtig. Dabei handelt es sich
um zusätzliche elektrische Komponenten, die bei der Herstellung der MOSTransistoren in Siliziumplanartechnologie unvermeidlich mit entstehen.
Parasitäre Elemente beim MOS-Transistor sind Widerstände, Kapazitäten und
gesperrte Dioden (Sperrströme!), die in Bild 2.8 in einer Ersatzschaltung und
im physikalischen Querschnitt durch einen Transistor dargestellt sind.
Bild 2.8 Ersatzschaltbild und physikalischer Querschnitt für einen NMOS-Transistor mit parasitären Kapazitäten: zwischen Gate (G) Source (S) Bulk (B)und Drain (D), CGS, CGD und
CGB; zwischen Bulk und Source und Drain CBS und CBD, sowie den Dioden zwischen Bulk und
Source bzw. Bulk und Drain. Sperrströme ibs und ibd fließen durch die gesperrten pn-Übergänge, die Source und Drain gegen das Substrat isolieren. rD und rS sind die Bahnwiderstände
des Drain- (D) und Source-Bereichs. iD ist der Drainstrom, der durch die üblichen Transistorgleichungen in den verschiedenen Betriebszuständen des Bauelements gegeben ist. Die GateBulk-Kapazität teilt sich in zwei Kapazitäten auf, die Oxidkapazität als größerer Beitrag und
die Kapazität der Verarmungszone zwischen Kanal und den nicht invertierten tieferen Substratbereichen.
26
Aktive und passive Komponenten
Von besonderer Bedeutung für das dynamische Verhalten von analogen
Schaltungen sind die parasitären Transistorkapazitäten. Die Widerstände, die
die begrenzte Leitfähigkeit der dotierten Halbleiterbereiche von Source und
Drain zwischen Kontakt und Kanalbereich berücksichtigen, sind klein und
spielen keine so wichtige Rolle. Die Kapazitäten sind zum einen die
spannungsabhängigen Sperrschichtkapazitäten der Source- und Drain-Bereiche
CBS und CBD. Dazu kommen die Überlappkapazitäten zwischen Gateelektrode
und Source- und Drain, die sich aufgrund der technologisch begründeten
Überlappung des Gates mit den genannten Gebieten ausbilden. Es ist nämlich
technisch unmöglich, den Kanalbereich exakt mit dem Polysilizium-Gate zu
überdecken. Die Überlappkapazitäten sind Millerkapazitäten, sie zählen doppelt, weil bei Schaltvorgängen sowohl die Boden- wie die Deckplatte des äquivalenten Plattenkondensators umgeladen wird!
Die Gate-Bulk-Kapazität CGB setzt sich aus der Kapazität zwischen Gateelektrode und der Kanalschicht mit dem Gateoxid als Dielektrikum (COX) und der
Sperrschichtkapazität (Cver) zwischen Kanal und dem nicht invertierten
Substrat zusammen. Diese Kapazität hängt in komplizierter Weise mit den
Potentialen an den Transistoranschlüssen zusammen.
Um die Parasitäten in das Transistorverhalten einzubeziehen, werden für Simulatoren wie SPICE mehr als ein Dutzend Parameter verwendet. In Handrechnungen arbeitet man meist mit vereinfachten Werten für COX und die Sourcebzw. Drain-Kapazität, die man ohne Berücksichtigung der Spannungsabhängigkeiten mit Hilfe der SPICE-Parameter und der zugehörigen SPICE-Modelle
ausrechnet.
2.2.3 Kleinsignalmodelle
Die voll gültigen Großsignalmodelle der Transistoren sind nicht linear und
damit mathematisch nur eingeschränkt handhabbar. Häufig kann man aber mit
grafischen Methoden oder iterativ den Arbeitspunkt festlegen und dann die
Schaltung in der Nähe des Arbeitspunkts mit linearen Kleinsignal-Modellen
untersuchen. Diese Modelle gelten nur in den Bereichen, in denen die
Großsignalkennlinien sich hinreichend gut durch eine Gerade nachbilden lassen. Wie vereinbart, bezeichnen wir Kleinsignalgrößen mit Kleinbuchstaben
und kleingeschriebenen Indizes. Bild 2.9 zeigt das Kleinsignal-Ersatzschaltbild
für einen MOS-Transistor.
27
Aktive und passive Komponente
Bild 2.9 Kleinsignalmodell eines NMOS-Transistors mit parasitären Kapazitäten CGS, CGD,
CBS, CBD und CGB. Der Drainstrom wird durch die beiden durch die Gate-Source- bzw. BulkSource-Spannung gesteuerten Stromquellen und durch den Leitwert des Kanals gds eingestellt.
Der Leitwert ist in Serie zu den Drain- bzw. Source-Widerständen rd und rs geschaltet.
Das Modell enthält wieder Parameter. Diese Kleinsignalparameter lassen sich
aus den Großsignalparametern berechnen. Beide Beschreibungsformen hängen
darüber zusammen, dass die Kleinsignalparameter als kleine Störungen der
Großsignalvariablen aufgefasst werden und als partielle Ableitung am
Arbeitspunkt berechnet werden können. Die Kanalleitwerte gm, gmbs und gds
sind als Ableitungen des Drainstroms nach der Gate-Source-, Bulk-Sourcebzw. nach der Drain-Source Spannung am Arbeitspunkt gegeben.
gm =
∂iD
∂i
∂i
; g mbs = D ; gds = D ;
∂vGS
∂vBS
∂vDS
(2.14)
Die konkreten Werte für die Kleinsignalparameter hängen vom Betriebszustand des Transistors ab. Bei CMOS-Analogschaltungen versucht man, die
Transistoren soweit es geht, in Sättigung zu halten. Deshalb sind die Parameter
für den Sättigungsbereich besonders wichtig. Mit Gleichung 2.11 ergibt sich
für den Eingangsleitwert
gm = 2K N '
W
W
I D (1 + λVDS ) ≅ 2 K N ' I D .
L
L
(2.15)
Der Arbeitspunkt ist ein Gleichwert und deshalb werden, wie in Tabelle 1.1
angegeben, Großbuchstaben und große Indices verwendet. Der Beitrag der von
28
Aktive und passive Komponenten
der Bulk-Source-Spannung gesteuerten Stromquelle wird von
g mbs =
−∂iD
∂i ∂VTH
=− D
∂vSB
∂VTH ∂vSB
(2.16)
bestimmt. Wir haben die Definitionsgleichung lediglich mit der Kettenregel
erweitert und betrachten statt vBS jetzt vSB. Damit ist ein Vorzeichenwechsel
verbunden. Aus Glg. 2.13 und der Tatsache, dass
g mbs = g m
γ
2 2φF + VSB
∂iD
∂i
= − D gilt, folgt
∂vth
∂vGS
≡ η gm
.
(2.17)
Dieser Leitwert wird später bei allen Wechselstromanalysen von Transistorschaltungen wichtig, bei denen das Source-Bulk-Potential der Bauelemente
nicht 0V ist.
Der letzte noch fehlende Kleinsignalparameter ist der Kanal- oder Ausgangsleitwert bzw. der Ausgangswiderstand r0.
g ds =
I Dλ
1
≈ I Dλ =
1 + λVDS
r0
(2.18)
Wir erkennen, dass die Kleinsignalparameter von den Großsignalparametern
und den Gleichspannungen und Strömen am Arbeitspunkt abhängen.
Übungsaufgabe
"
Berechnen Sie die Kleinsignalparameter für einen MOS-Transistor
vom P-Typ und vom N-Typ. Benutzen Sie die Parameter aus Tabelle
2.1 (0,8µm-Prozess). Wir nehmen an, dass der Drainstrom am
Arbeitspunkt jeweils den Betrag von 50µA hat und die Bulk-SourceSpannung betragsmäßig bei 2V liegt. Das W/L-Verhältnis ist in beiden
Fällen 1µm zu 1µm.
29
Aktive und passive Komponente
2.3 Widerstände und Kondensatoren
Die Halbleiterherstelltechnologien (Silizium-Planar-Technologie) für CMOSSchaltungen sind für die Implementierung von Transistoren ausgelegt. Passive
Bauelemente, die mit den Herstellprozessen quasi als Nebenprodukt hergestellt
werden können, sind Widerstände und Kondensatoren. Spulen können in einer
planaren Technologie nur mit sehr kleinen Induktivitäten (eine Windung)
integriert werden und spielen in der Analogschaltungstechnik keine Rolle.
2.3.1 Kondensatoren
Kondensatoren werden in analogen integrierten Schaltungen viel häufiger eingesetzt als in diskret aufgebauten Leiterplattendesigns. Anwendungen von
Kondensatoren sind:
• Kompensations-Kapazitäten in Verstärkern;
• Verstärkungsbestimmende Komponenten in Ladungsverstärkern;
• Ladungsspeicher in Schaltkondensator-Filter-Schaltkreisen und in
Digital-Analog-Wandlern.
Kriterien, die ein Kondensator in einer Analogschaltung erfüllen muss, sind:
• Gute Passung mit anderen baugleichen Kapazitäten;
• Kleiner Spannungskoeffizient der Kapazität;
• Kleiner Anteil von parasitären Kapazitäten an der Gesamtkapazität;
• Hohe spezifische Kapazität für geringen Flächenbedarf und damit für
preisgünstige Fertigung;
• Geringer Temperaturgang.
In analogfähigen CMOS-Prozessen kann man Kondensatoren aufbauen, die
den Anforderungen im Wesentlichen entsprechen. Es gibt drei Varianten. Bild
2.10 zeigt die beiden meistverwendeten Typen.
Der erste Typ ist der MOS-Kondensator, der aus einer Metall- oder Polysiliziumfläche besteht, die mit dünnem Siliziumdioxid gegen eine hoch dotierte
Halbleiterschicht isoliert ist. Die hohe Dotierung der Bodenplatte sorgt für einen relativ kleinen Spannungskoeffizienten, der durch die Einwirkung des Feldes im Dielektrikum auf die Ladungsträger im Silizium zustande kommt (siehe
Feldeffekt).
Der zweite Typ von Kondensatoren, die aber nur in CMOS-Analog-Prozessen
zur Verfügung steht, ist ein echter Plattenkondensator aus zwei Polysiliziumschichten. Ein digitaler Prozess hat nur eine Poly-Ebene. Die Isolation besteht
wieder aus einer Oxidschicht, die aber aus technologischen Gründen dicker
ausfällt, als das Gateoxid beim ersten Typ. Dieser Kondensator erfüllt alle
Kriterien sehr gut und wird in Analogschaltung standardmäßig verwendet.
Noch genauere Kondensatoren ohne messbaren Temperatur- oder Spannungs30
Aktive und passive Komponenten
gang lassen sich mit Platten aus Metalllagen realisieren, die üblicherweise zum
Verdrahten auf dem Chip genutzt werden. Die Kapazitätswerte sind aber pro
Flächeneinheit viel kleiner als bei den anderen Typen, weil der Plattenabstand
aufgrund der dickeren Isolierschichten größer ausfällt.
Metallbahn zum Anschluss
Dickes
Oxid
Poly-Si
n+-Dotierung
dünnes Gateoxid
Metallbahn zum Anschluss
Poly-Si II
Si-Oxid
Poly-Si I
Feldoxid
FOX
Silizium-Substrat
Bild 2.10 Kondensatoren in CMOS-Prozessen: Oben MOS-Kapazität, unten Poly-Poly-Kondensator. FOX ist das dicke Feldoxid, das die Verbindungsbahnen von den aktiven Strukturen
des Chips isoliert. Polysilizium ist eine hoch dotierte und damit gut leitfähige Schicht aus
polykristallinem Silizium.
Aufgrund der kleinen Kapazitätswerte, die wie Tabelle 2.2 zeigt, möglich sind
(1 fF/µm), machen sich parasitäre Zusatzkapazitäten besonders bemerkbar.
Diese kommen dadurch zustande, dass eine Platte aus Gründen der Kontaktierung immer etwas kleiner ausfallen muss, als die andere. Die Kapazitätsbeiträge der Anschlussleiterbahnen wirken ebenfalls parasitär.
31
Aktive und passive Komponente
2.3.2 Widerstände
Widerstände lassen sich in integrierten Schaltungen nur mit großen Einschränkungen in Bezug auf Größe und Genauigkeit realisieren. Deshalb werden fast
alle Schaltungen in integrierter Form soweit es geht nur aus Kondensatoren
und Transistoren aufgebaut. Einige Spezialschaltungen, wie etwa DAUs oder
ADUs [ET-SIU-A31] setzen aber Widerstände ein. Als Strukturen mit geringer
Leitfähigkeit kommen niedrig bis mittelstark dotierte Siliziumzonen
(diffundierter Widerstand) und die Polysiliziumschichten (Poly-Widerstand) in
Frage, die einen höheren spezifischen Widerstand aufweisen, als die
Metallebenen (Bild 2.11).
Der Widerstand der Polyschicht hängt von der Dotierung ab. Aufgrund der
Halbleitereigenschaften von dotierten Siliziumzonen im Substrat haben diffundierte Widerstände große Temperatur- und Spannungskoeffizienten. Die
spezifischen Widerstände liegen bei etwa 100 Ω pro Quadrat. Widerstandswerte oberhalb von einigen 10 kΩ können folglich nicht realisiert werden.
Typ
MOS-Kondensator
Poly-Poly-Kondens.
Widerstand p+ diffundiert
Widerstand n+ diffundiert
Poly-Widerstand
Bereich
2
2,2-2,7 fF/µm
0,8-1,0 fF/µm2
80-150 Ω/
50-80 Ω/
10-40 Ω/
Passung
TK in ppm/°C
VK in ppm/V
0,05%
0,05%
0,4%
0,4%
0,4%
50
50
1500
1500
1500
50
50
200
200
000
Tabelle 2.2 Kenndaten von Widerständen und Kondensatoren für eine 0,8µm CMOS-Technologie.
2.4 MOS-Schalter und aktive Widerstände
Wie wir schon im Lehrbrief Signalumwandlung [ET-SIU-A31] gesehen haben,
werden Schalter, mit denen sich Signalleitungen und Stromflüsse unterbrechen
und einschalten lassen, in vielfältiger Weise in Analogschaltungen benötigt.
Ein großer Vorteil der MOS-Technologie ist, dass MOS-Transistoren bidirektionale Stromflüsse zulassen und sich damit gut als Schalter eignen (Bild 2.12).
Ein MOS-Transistor wirkt als Schalter zwischen Source- und Drainklemme,
der beim P-Typ mit einem Low-Signal am Gate und bei N-Typ mit der
logischen „1“ (High-Signal) eingeschaltet werden kann.
32
Aktive und passive Komponenten
Metall
Oxid
p+
Passivierung
n-Wanne
p-Substrat
Passivierung
Metall
Polysilizium-Leitbahn
als Widerstand
p-Substrat
Bild 2.11 Widerstände in CMOS-Prozessen: Oben diffundierter Widerstand, unten Polysilizium Widerstand.
Bild 2.12 NMOS-Transistor als Schalter: je nach Potenzialverhältnissen ist entweder A oder B
der Source- bzw. der Drainanschlusss (VA > VB : A Drain, B Source, (VA < VB B Drain, A
Source).
Der Ein-Widerstand des Schalters setzt sich aus den beiden parasitären Sourceund Drain-Widerständen rS und rD zusammen, die in Reihe mit dem Kanalwiderstand geschaltet sind. Meist sind rS und rD viel kleiner als der Kanalwiderstand und können vernachlässigt werden. Der Kanalwiderstand lässt sich unter
der Annahme berechnen, dass die maximale oder zumindest eine große GateSource-Spannung anliegt, um den Transistor voll einzuschalten. Dann ist der
Transistor im linearen Arbeitsbereich und der Strom, der durch den Schalter
fließt, wird nach 2.11 von der Gleichung
33
Aktive und passive Komponente
iD = K N '
v
W⎡
( vGS − vth ) − DS ⎤⎥ vDS ;
⎢
L⎣
2 ⎦
0 < vDS ≤ ( vGS − vth )
bestimmt. Der differentielle Kleinsignalwiderstand zwischen Source und Drain
ist für einen Arbeitspunkt VGS, VDS durch folgende Ableitung gegeben:
rEIN =
1
∂iD
∂vDS
=
L
K N ' W (VGS − vth − VDS ) .
Arbeitspunkt
Bild 2.13 zeigt schematisch den Zusammenhang zwischen rEIN und der Steuerspannung am Gate.
Bild 2.13 Ein-Widerstand eines eingeschalteten NMOS-Transistorschalters
Eine wichtige Einschränkung bei MOS-Transistorschaltern ist die Abhängigkeit des Widerstands vom Verhältnis des Spannungsabfalls im Kanal und der
Steuerspannung am Gate. Auch wenn die Gate-Spannung die volle Versorgungsspannung VDD annimmt, darf die Drain-Source-Spannung nicht zu groß
werden, denn aus den Transistorgleichungen folgt, dass der Transistor für vGS
< vDS – vth abschaltet. Also darf vDS hier nicht größer werden, als eine
Einsatzspannung unter der Versorgungsspannung VDD. Sonst ist der Transistor
aus und der Widerstand des Schalters wird sehr groß, rAUS (nach Bild 2.13 im
10kΩ-Bereich). Das bedeutet, dass die maximal mögliche Spannung im Sy34
Aktive und passive Komponenten
stem (nämlich der Versorgungsspannung) nicht vom Eingang auf den Ausgang
des Schalters übertragen werden kann. Statt VDD kommt dort nur VDD – vth an.
Der Aus-Widerstand wird aber nie unendlich, wie beim idealen Schalter,
sondern im Aus-Zustand fließen immer noch die Sperrströme durch die
Source/Drain-Substrat-Übergänge und weitere Leckströme zwischen dem
Kanal und dem Gate. Die Sperrströme betragen bei Raumtemperatur etwa 1fA
pro µm2 Diffusionsfläche und verdoppeln sich bei jeder Temperaturerhöhung
um etwa 8°C (bei 120°C 5 pA).
Übungsaufgabe
"
Berechnen Sie den Widerstand eines NMOS-Schalters mit W/L = 1
und VGS = 5V eine Drain-Source-Spannung VDS von 2 V mit den
0,8µm-Parametern aus Tabelle 2.1.
Ein besonderes Problem bei NMOS- oder PMOS-Schaltern ist der Ladungsübertrag im gesperrten Zustand über die Überlappkapazitäten zwischen Gate
und Drain bzw. zwischen Gate und Source CGS, CGD. Über diese kapazitive
Kopplung werden Ladungen vom Gate-Signal (meist ein ständig wechselndes
Taktsignal) in den Source- und den Drain-Knoten übertragen. Dieser Effekt ist
unvermeidbar. Um ein Gefühl für die Größenordnungen des Effekts zu vermitteln, betrachten wir einen NMOS-Schalter (Gatespannung von 5V, W/L =
0,8µm/0,8µm), der eine Lastkapazität am Drain von CL = 200 fF auf die Source-Spannung von 1V auflädt und danach innerhalb von 10 ns ausgeschaltet
wird. Dann wird soviel Ladung von den parasitären Kapazitäten übertragen,
dass sich die Spannung an CL ca. 20 mV erhöht. Dieser Spannungsfehler von
2% kann bei DAUs schon die erzielbare Auflösung auf N = 5 Bit beschränken!
2.4.1 Aktive Widerstände
Wie schon angesprochen, können wir in CMOS-Prozessen keine größeren Widerstände realisieren. Wenn nur ein Spannungsabfall erzeugt werden soll und
das lineare ohmsche Verhalten nicht wesentlich ist, lassen sich „Widerstände“
einsetzen, die aus speziell verschalteten MOS-Transistoren bestehen und deshalb aktive Widerstände oder Lasten heißen (Bild 2.14).
Wenn wir bei einem MOS-Transistor den Gate-Anschluss mit dem Drain-Kno35
Aktive und passive Komponente
ten kurzschließen, dann hat der Transistor eine ähnliche Spannungskennlinie
wie ein Diode. Der Strom nimmt stark mit der am Gate und gleichzeitig am
Drain anliegenden Spannung zu. Außer als Lastwiderstand wird dieser diodenverschaltete Transistor (diode connected) noch in Stromspiegelschaltungen
eingesetzt, die wir im nächsten Kapitel behandeln.
Bild 2.14 Aktive NMOS- und PMOS-Last (links bzw. rechts) und Kleinsignalersatzschaltbild
(rechts). Spannungsquellen kennzeichnen Potenzialdifferenzen zur Masse und zur Versorgungsspannung.
Die Strom-Spannungskennlinie einer aktiven Last können wir aus der Sättigungsstromformel berechnen, denn der Transistor kann diesen Bereich nicht
verlassen: vDS > vGS – vth = vDS – vth. Ohne den Kanallängenmodulationseffekt
erhalten wir für V(I) bzw. I(V)
I (V ) = I (VGS = VDS ) = I D = K N '
V ( I ) = VGS = VDS = Vth +
2I D
ß
W
β
2
2
(VGS − Vth ) ≡ (VGS − Vth )
2L
2
.
Eine Diodenkennlinie ist das aber nicht ganz. Statt eines exponentiellen
Zusammenhangs zwischen I und V haben wir nur eine parabolische Zunahme!
Da in einer aktiven Last der Drainstrom direkt von der Drain-Source-Spannung
bestimmt wird, können wir den differentiellen Widerstand am Arbeitspunkt
ausrechnen und erhalten mit Hilfe des Kleinsignalersatzschaltbildes aus 2.14
rout =
1
g m + g mbs + g ds
1
gm
,
denn gm ist i. A. wesentlich größer als die beiden anderen Leitwerte gmbs und
gds.
36
Aktive und passive Komponenten
Übungsaufgabe
"
Berechnen Sie die Weiten für einen Spannungsteiler (Bild 2.15) aus
einer NMOS- und PMOS-Last, der aus der Versorgungsspannung von
5V eine Referenzspannung von 3V erzeugt. Verwenden Sie L = 1µm
als einheitliche Kanallänge.
2.5 Zusammenfassung
In diesem Kapitel wurden die Einzelkomponenten für den Entwurf analoger
Schaltungen vorgestellt, die in integrierten CMOS-Schaltkreisen zur Verfügung stehen. Aus der Integration von vielen Transistoren, Widerständen und
Kondensatoren auf einem gemeinsamen Substrat resultieren verschiedene Einschränkungen in Bezug auf die möglichen Parameterwerte (Transistorleitwerte,
Widerstände, Kapazitätswerte). Außerdem treten bei integrierten Komponenten parasitäre Zusatzelemente auf, die sich elektrisch bemerkbar machen.
Diese Effekte müssen daher bereits beim Design einbezogen werden.
Als erstes haben wir in diesem Kapitel den pn-Übergang als grundlegendes
Bauelement der Integrationstechnologie behandelt. In CMOS-Schaltungen
werden pn-Übergänge meist als Isolationen verwendet. Deshalb haben wir uns
primär mit dem Sperrverhalten beschäftigt und Sperrströme und Sperrschichtkapazitäten betrachtet.
Das wichtigste Bauelement in integrierten Schaltungen sind natürlich die
MOS-Transistoren, die wir in CMOS-Technik als N-Typ und P-Typ zur Verfügung haben. Die Stromgleichungen der beiden komplementären Bauelementtypen wurden vorgestellt und die parasitären Effekte besprochen. Aus diesen
Großsignalmodellen haben wir Kleinsignalmodelle abgeleitet, die in der Nähe
eines Arbeitspunktes gelten. Als erste Anwendung des MOS-Transistors wurde
der Einsatz als Schalter (MOS-Switch) behandelt. MOS-Schalter aus Einzeltransistoren vom P- oder N-Typ übertragen aufgrund der Transistoreigenschaften das Eingangssignal nicht 1:1. Wo dies nötig ist, werden deshalb zwei
komplementäre Transistoren parallel zu einem Transfergatter verschaltet.
37
Aktive und passive Komponente
VDD=5V
Wp
+
WN
Vbias=3V
-
Bild 2.15 Spannungsteiler aus aktiven Lasten für die obige Übungsaufgabe.
Im dritten Abschnitt folgte die Diskussion von passiven Bauelementen, die in
einer auf MOS-Transistoren ausgerichteten Herstelltechnik realisiert werden
können. Möglich sind, wie eingangs erwähnt, lediglich Widerstände und Kondensatoren. Die absolute Genauigkeit dieser Bauelemente ist beschränkt, weil
sie lithografisch definiert werden und deshalb gewisse Ungenauigkeiten in der
Kantenlage der einzelnen Funktionsschichten unvermeidlich sind. Die relative
Genauigkeit hingegen ist in der Regel sehr gut und viel besser, als von
diskreten Bauelementen gewohnt. Der Bereich der möglichen Widerstandsund Kapazitätswerte ist wegen der Mikrometerabmessungen der Bauelemente
beschränkt. Sind größere Spannungsabfälle zu realisieren, können wir aktive
Lasten, also diodenverschaltete MOS-Transistoren einsetzen, die aber keine
lineare sondern eine quadratische Strom-Spannungskennlinie aufweisen.
38
Quellen, Senken und Verstärker
3.
Quellen, Senken und Verstärker
Die wichtigste analoge Schaltung ist der Operationsverstärker. Ein solcher
OpAmp verstärkt ein Differenzspannungssignal und gibt eine massebezogene
Ausgangsspannung Vout aus. OpAmps werden in der Regel rückgekoppelt und
haben eine sehr hohe Verstärkung. Eine einfache Schaltung ist in Bild 3.1
gezeigt.
Wir erkennen, dass diese Schaltung aus mehreren elementaren Blöcken besteht. In der differentiellen Eingangsstufe erkennen wir eine Differenzstufe aus
PMOS-Transistoren, die von einem NMOS-Stromspiegel versorgt wird. Die
zweite Stufe besteht aus einem Transistorverstärker mit einer PMOS-Gleichstromquelle, die ebenfalls Teil eines Stromspiegels ist.
Bild 3.1 CMOS OpAmp mit PMOS-Eingängen.
Die Grundkomponenten Quelle, Senke und Verstärker werden in diesem
Kapitel nacheinander behandelt. Differenzstufen folgen in Kapitel 4. Wir
beginnen hier mit der Stromspiegelschaltung, die als Stromquelle oder
Stromsenke ausgelegt werden kann.
3.1 Einfache Stromspiegel
Die Stromspiegelschaltung stammt aus der Bipolartechnik und dient auch in
CMOS als Stromsenke (N-Typ-Transistoren) oder als Quelle (P-Typ Transistoren). Mit dieser Schaltung können Konstantströme abgeführt oder eingeprägt
39
Quellen, Senken und Verstärker
werden. Diese Ströme werden aus einem Referenzstrom abgeleitet und mit
Hilfe von geeigneten Transistorabmessungen verstärkt oder abgeschwächt.
Das Ersatzschaltbild für eine Stromquelle (oder Senke) ist in Bild 3.2 gezeigt.
Eine solche Schaltung besteht aus einer idealen Quelle I0 die über einen
parallel geschalteten Ausgangswiderstand r0 mit den Ausgangspins verbunden
ist und den Strom Iout abgibt. Die Ausgangsspannung Vout beeinflusst den
Strom. Nur bei der idealen Quelle (r0 → ∞) hängt der Ausgangsstrom nicht von
der Spannung ab. Die wichtigsten Parameter einer Stromquelle sind der Ausgangsspannungsbereich, in dem die Schaltung als Quelle oder Senke arbeitet
und der Ausgangswiderstand.
Bild 3.2 Zweipolersatzschaltbild einer Stromquelle
Da der MOS-Transistor im Sättigungsbereich einen Drainstrom liefert, der
nicht von der Drain-Source-Spannung abhängt (im einfachsten Modell), kann
man mit dem Transistor im Prinzip eine Stromquelle (oder Senke aufbauen)
vorausgesetzt, der Transistor wird in Sättigung gehalten. Damit ein MOSTransistor immer in Sättigung bleibt, braucht man nur seinen Gate-Anschluss
(wie bei der aktiven Last) mit dem Drain-Knoten zu verbinden. Den Strom der
in dieser aktiven Last fließt, kann man über einen Referenzwiderstand nach
VDD bzw. VSS einstellen.
Um den Strom nach außen zu führen, benötigen wir einen zweiten Transistor,
den wir mit seinem Gate an den Gateknoten der aktiven Last anschließen. So
entsteht ein Stromspiegel, (Bild 3.3).
Bei gleicher Auslegung der beiden Transistoren (ID1 = ID2) wird der Strom in
M1 in M2 gespiegelt, also vom Referenzzweig in den Ausgangszweig. Der
Widerstand RD und (W/L)1 bestimmen den Referenzstrom.
Die Stromverhältnisse werden durch Transistorgeometrien festgelegt und hängen nicht vom Strom ab. Die Ausgangsimpedanz ist hoch, denn IOUT ist nicht
von der Spannung im Ausgangszweig abhängig. Es gibt jedoch eine minimale
(maximale) Ausgangspannung, unterhalb der der Spiegel nicht mehr als Stromsenke(-quelle) funktioniert: Wenn die Ausgangsspannung (oder die Differenz
zwischen Ausgangs- und Betriebsspannung hinreichend klein wird, geht der
Ausgangstransistor aus der Sättigung in den linearen Bereich und dann wird
der Strom von der Ausgangsspannung beeinflusst.
40
Quellen, Senken und Verstärker
Bild 3.3 Stromspiegel mit zwei NMOS-Transistoren als Stromsenke (links) und als Stromquelle
mit PMOS-Transistoren (rechts)
Sind beide Transistoren im Spiegel geometrisch gleich dann gilt
W1 W2
=
⇒ I D1 = I D 2
L1 L2
weil aufgrund der elektrischen Verbindungen der Gateknoten die Gate-Sourcespannungen der beiden Transistoren (solange diese in Sättigung bleiben) übereinstimmen. Wenn der Kanallängenmodulationseffekt vernachlässigt wird,
haben wir wegen
I D1 =
W
1
2
μn Cox 1 (VGS 1 − VTH )
L1
2
I D2 =
W
1
2
μn Cox 2 (VGS 2 − VTH )
2
L2
(3.1)
die Beziehung
(W L )2
I D 2 W2 L1
I
=
oder I out =
I D1 W1 L2
(W L )1 REF
(3.2)
Also bestimmen die Weiten- zu Längenverhältnisse der beiden Transistoren
die Ströme im Ein- und Ausgangszweig. Den Referenzstrom können wir mit
Hilfe des Referenzwiderstands einstellen
I REF = I D1 =
VDD − VGS − VSS
RD
(3.3)
und die minimale Ausgangsspannung bei der Stromsenke folgt aus der
Sättigungsbedingung für den Ausgangsstransistor:
Vout = Vmin = VGS 2 − VTH = VDS 2
(3.4)
41
Quellen, Senken und Verstärker
Der Ausgangswiderstand r0 ist vom Kanallängenmodulationsfaktor λ abhängig. Maßgeblich ist der Ausgangsleitwert des Transistors M2:
I Dλ
g ds =
= I Dλ
1 + λVDS
(3.5)
1
ro = 1/ g ds ( M 2) =
I D 2λ
Stromquellen und –senken lassen sich kombinieren. Unter der Annahme, dass
die Kanallängen für alle Transistoren gleich sind und die Elektronenbeweglichkeit (NMOS) doppelt so groß ist, wie die Löcherbeweglichkeit (PMOS),
erzeugt die in Bild 3.4 gezeigte Schaltung um die Faktoren 1, 2 und 4
verstärkte Referenzströme.
Bild 3.4 Stromsenke, deren Strom mit PMOS-Transistoren in vervielfachte Quellströme umgewandelt wird.
3.1.2 Designstrategie für Stromspiegel
Bereits für eine einfache Stromsenke sind 5 Designvariablen einzustellen, die
Transistorweiten und -längen und der Referenzwiderstand. Mit Simulationen
alleine kommt man zu keiner sinnvollen Lösung. Es wird deshalb zuerst mit
Handrechnungen eine geeignete Startdimensionierung gesucht, die mit Simulationen nachgeprüft und ggf. verbessert werden kann. Die Designstrategie, die
wir im folgenden für eine Stromsenke mit 10µA und einem Ausgangsspannungsbereich zwischen 0,2V und 3,3V für die 3,3V CMOS-Technologie mit
42
Quellen, Senken und Verstärker
minimaler Kanallänge von 0,35µm vorstellen wollen (siehe Tabelle 2.1),
beginnt mit der Auswahl einer geeigneten Kanallänge. Diese muss größer sein,
als die minimale Länge aus den Designregeln für den verwendeten Prozess.
Nach Tabelle 2.1 können wir die Kanallängen auf 1µm setzen, denn dann ist
der Kanallängenmodulationsfaktor bereits klein und eine weitere Erhöhung
bringt keine deutlichen Verbesserungen. Die Transistorweiten bestimmen das
Stromverhältnis im Ausgangs- und Referenzzweig.
I D1 W1
=
I D 2 W2
(3.6)
Der zweite Schritt ist nun VGS für den Transistor im Referenzzweig zu wählen.
Da der Ausgangstransistor bei Vout = VGS – VTH aus der Sättigung geht, wird
VGS nahe an VTH gelegt. Je niedriger aber diese „overdrive“ oder Überschussspannung VGS – VTH = ΔV gewählt wird, desto größer werden die Transistorweiten, die für einen gegebenen Strom benötigt werden.
Für eine Overdrive-Spannung von 0.2V ergibt sich VGS = VTH + ΔV = 0.7 V.
Jetzt können wir den Widerstand RD berechnen:
RD =
VDD − VGS − VSS
I D1
(3.7)
Wenn wir als Referenzstrom 10 µA wählen, erhalten wir
RD =
3.3 − 0.7 − 0
2.6
=
= 260 k Ω
10 μ A
10 μ A
Da solche Widerstände nicht on-chip realisiert werden können, ist ein externer
Widerstand nötig.
Der nächste Schritt ist die Berechnung der Transistorweiten. Nach
I D1 =
gilt
oder
1 W1
2
⎛ μA⎞
μnCox ⎜ 2 ⎟ * ( 0.7 − 0.5) = 10 μ A
2 L1
⎝V ⎠
175 ⎛ μ A ⎞
W1
2
= 10 μ A
⎜ 2 ⎟ * 0.04 (V ) *
2 ⎝V ⎠
1 μm
W1 = W2 = 2.85μ m ≈ 3μ m
Wie erwähnt, geht der Ausgangstransistor bei VDS 2 ≥ VGS − VTH = ΔV aus der
43
Quellen, Senken und Verstärker
Sättigung: Vmin = Vout = ΔV = 0.2 V .
Bleibt als letzte interessierende Größe der Ausgangswiderstand, der vom
Ausgangsleitwert von M2 bestimmt wird:
rout =
1
1
=
= 1.67 M Ω
λ I D 2 0.06 (1 V ) *10 μ A
Das Simulationsergebnis zeigt Bild 3.5.
Vout = VG – VTH
Bild 3.5 Simulation der Stromsenke, wie im Text dimensioniert.
Übungsaufgabe
"
Designen Sie eine Stromsenke mit den Transistorparametern für die 0,35µm
CMOS-Technologie (Tabelle 2.1) für VDD = 3,3V und VSS = 0V. Die
Überschussgatespannung sei 500 mV. Die Schaltung soll unter ungünstigsten
Bedingungen (Worst Case Parameterwerte) 50µA abführen. Berechnen Sie den
Ausgangswiderstand und die maximale Ausgangsspannung.
3.1.2 Verbesserte Stromspiegelschaltungen
In der Praxis erzeugen Kanallängenmodulationseffekte u. U. erhebliche Fehler
bei der Spiegelung der Ströme. Ein weiteres Problem ist im Ausgangspfad die
Abweichung von der Randbedingung VDS2 ≡VGS2, die nur beim Transistor M1
per Verdrahtung sicher gestellt ist. Der Drainknoten des Transistors M2 wird
durch angeschlossene Komponenten belastet. Diese Effekte kann man unter-
44
Quellen, Senken und Verstärker
drücken, indem man am Ausgang eine Kaskodenschaltung verwendet, wie in
Bild 3.6 gezeigt.
Kaskoden Strom Senke
Bild 3.6 Kaskodenschaltung: Die Stromsenke erhält im Ausgangszweig einen Zusatztransistor
M3 mit dessen Gatespannung der Pegel des Knotens Y auf den gleichen Wert wie am Knoten X
gebracht werden kann.
Der Transistor M3 schirmt also den Drainknoten von M2 von Änderungen der
Ausgangsspannung ab. Vy bleibt von der Spannung her auf gleichem Niveau
wie Vx und deshalb wird der Strom im Referenzpfad in den Ausgangspfad 1:1
übertragen. Zur geeigneten Gatespannung für M3, die Vy = Vx sicherstellt,
kommt man, indem dessen Gateknoten mit dem Knoten N in der Schaltung aus
Bild 3.7 verbunden wird. Wenn die beiden zusätzlichen Transistoren M3 und
M0 auch gleich dimensioniert sind, dann gilt wegen
VGS 0 + Vx = VGS 3 + V y
sogar auch Vy = Vx, wenn der Substratsteuereffekt, der hier auftritt, berücksichtigt wird.
Der Ausgangswiderstand bei dieser Kaskodenschaltung ist viel größer als im
Fall des reinen Stromspiegels. Aus dem Kleinsignalersatzschaltbild (Bild 3.8)
folgt, wenn wir die Ströme am Drain von M3 aufsummieren
iout = g m 3vgs 3 +
vout − ( −vgs 3 )
rds 3
,
(3.8)
denn v2 ist -vgs3. und vgs2 = 0, denn das Gate des Transistors M2 liegt auf
Gleichpotential. Da die Gate-Source-Spannung des Transistors M3 durch
vgs 3 = −iout ⋅ rds 3
45
Quellen, Senken und Verstärker
gegeben ist, erhalten wir für den Ausgangswiderstand
rout = rds 3 (1 + gm 3rds 3 ) + rds 2 ≈ gm 3rds 2 , rds 2 = rds 3 ≡ rds (3.9)
Bild 3.7 Stromspiegel mit Kaskodenschaltung
Bild 3.8 Kleinsignalersatzschaltbild des Ausgangszweigs eines Stromspiegel mit Kaskodenschaltung. Der Substratsteuereffekt in M3 wird vernachlässigt, die Ersatzstromquelle ist
durchgestrichen. Die durch vgs2 gesteuerte Stromquelle liefert keinen Strom, da diese GateSource-Spannung fest auf Gleichpotential liegt.
Für unsere Beispielschaltung aus Abschnitt 3.1.2 verbessert sich der
Ausgangswiderstand von 1,67 MΩ bei vier gleich dimensionierten
Transistoren (W/L = 3/1) und ΔV = 0.2V als Overdrive-Spannung in der
Kaskode auf 284 MΩ (gm4 = 102 µA/V). Der Nachteil ist der reduzierte
Ausgangsspannungsbereich, der jetzt zwischen VDD = 3,3V und
Vmin = 2ΔV = 0.4V liegt.
46
Quellen, Senken und Verstärker
3.2 Verstärkerschaltungen
Ein MOS-Transistor wandelt Änderungen der Gate-Source-Spannung in
Stromänderungen im Drainknoten um. Mit einer ohmschen Last am Drain
entsteht eine zur Eingangsspannung proportionale verstärkte Ausgangsspannung. Es gibt verschiedene Verstärkerkonfigurationen. Häufig verwendet
werden die Common-Source-Stufe als Eintransistorverstärker und das
Differenzpaar als Verstärkerschaltung für Spannungsdifferenzen.
3.2.1 Die Common-Source-Stufe
Die Common-Source-Stufe (CS-Stufe) (Bild 3.9) besteht aus einem NMOSTransistor, dessen Drainausgang mit der Versorgungsspannung über einen
Widerstand RD verbunden ist. Geänderte Eingangsspannungen am Gate
verändern den Drain-Strom und dieser den Ausgangspegel Vout.
Bild 3.9 Schaltbild und Kleinsignalersatzschaltbild im Sättigungsbereich für eine CS-Stufe.
Die CS-Stufe hat den gleichen Aufbau wie ein digitales Inverter-Gatter in
NMOS-Schaltungstechnik. Eine positive Eingangsspannungsänderung bewirkt
47
Quellen, Senken und Verstärker
eine Abnahme der Ausgangsspannung Vout. Die Kennlinie dieses invertierenden Verstärkers ist in Bild 3.10 gezeigt. Solange der Eingangsspannung Vin unterhalb der Einsatzspannung bleibt, zieht der Widerstand die Ausgangsspannung auf den Versorgungspegel. Oberhalb von VTH ist der Transistor M1 zuerst
in Sättigung und wechselt bei der Spannung Vin1 (Vin = Vout + VTH) in den
linearen Bereich.
Bild 3.10 Übertragungskennlinie einer CS-Stufe.
In Formeln erhalten wir für die unterschiedlichen Bereiche der Kennlinie:
1. In Sättigung
2
1
W
V out = V DD − R D μ nC ox (V in −V TH )
2
L
(3.10)
2. Im linearen Bereich
1
W
2
Vout = VDD − R D μnCox ⎡⎣ 2 (V in − V TH )V out − V out
⎤⎦
2
L
(3.11)
3. Für kleine Eingangsspannungen unterhalb der Einsatzspannung
V out = V DD
(3.12)
Die Verstärkung können wir durch Ableiten berechnen oder aus dem
Kleinsignalersatzschaltbild (Bild 3.9) ablesen. Bei kleinen Spannungen (M1 ist
aus) ist die Verstärkung Null. Im Sättigungsbereich gilt:
Aν =
W
∂V out
= − R DμnCox (V in −V TH ) = − g m RD
∂V in
L
(3.13)
gm ist der Eingangsleitwert des Transistors (siehe Glg. 2.15). Dieser Kleinsignalparameter ist von der Gate-Source-Spannung abhängig, dies überträgt sich
auf die Verstärkung, die sich damit mit dem Arbeitspunkt ändert (Nichtlineari48
Quellen, Senken und Verstärker
tät!).
Im linearen Bereich unter Annahme, dass V out << V in − Vth gilt, verhält sich
der Verstärker wir ein Spannungsteiler, denn dann können wir Vout2 in
Gleichung 3.11 streichen, nach Vout auflösen und wie folgt umstellen:
VDD
Ron
≡ VDD
W
Ron + R D
1 + μn Cox R D (V in −V TH )
L
1
Ron =
W
μn Cox (V in −V TH )
L
Vout =
(3.14)
Hier verstärkt die CS-Stufe also nicht mehr. Zur Verstärkung muss die CSStufe deshalb in Sättigung betrieben werden.
Um zu untersuchen, wie wir die Verstärkung erhöhen können, schreiben wir
die Verstärkung in die folgende Form um:
Aν = − 2 μn Cox
W V RD
⋅
L
ID
= − g m RD
(3.15)
VRD ist der Spannungsabfall am Pull-up-Widerstand RD. Dieser Widerstand
kann in Gleichung 3.13 durch VRD/ID ersetzt werden. Dann seten wir die
−2VRD
Formel für ID im Sättigungsbereich ein und erhalten
.Den
(Vin − VTH )
Nenner können wir wieder durch ID ausdrücken. So erhalten wir dann 3.15.
Diese Formel zeigt, dass wir für eine höhere Verstärkung entweder W/L
vergrößern können, den Spannungsabfall im Widerstand erhöhen (also RD
größer) oder den Drainstrom des Transistors (also dessen W/L-Verhältnis)
verkleinern müssen, weil dieser effektiv unter der Wurzel im Nenner steht.
Diese Veränderungen haben aber auch nachteilige Konsequenzen:
• Ein größeres W/L bedingt eine größere Eingangskapazität;
• Ein größerer Spannungsabfall an RD reduziert den Ausgangsspannungsbereich;
• Der vergrößerte Widerstand erhöht die Zeitkonstante am Ausgang.
Folglich können die Kriterien Verstärkung, Bandbreite, Ausgangsspannungsbereich, die einen Verstärker kennzeichnen, nicht gleichzeitig optimiert werden!
Für eine genauere Betrachtung bei Kurzkanaltransistoren ist die Kanallängenmodulation in der Sättigung mit einzubeziehen:
1
W
2
V out = VDD − R D μnCox (V in − V TH ) (1+ λV out ) .
2
L
(3.16)
49
Quellen, Senken und Verstärker
Damit erhalten wir für die Verstärkung
∂V out
W
= − R DμnCox (V in − V TH ) (1 + λV out )
L
∂V in
W
1
∂Vout
2
− RD μnCox (V in − V TH ) λ
L
2
∂Vin
(3.17)
Da der Kanallängenmodulationseffekt nur eine Korrektur zum Langkanalwert
des Drainstroms darstellt, können wir
I D ≈ (1 2 ) μnCox (W L ) (V in − VTH )
2
(3.18)
im zweiten Term auf der rechten Seite einsetzen und erhalten
Aν = − RD g m − RD I D λ Aν = −
g m RD
1 + RD λ I D
(3.19)
Der Nenner des Bruches ist bei Berücksichtigung der Kanallängenmodulation
größer als 1 und folglich sinkt durch die Einbeziehung von λ die Verstärkung!
Um eine obere Grenze für die Verstärkung abzuleiten, drücken wir λ durch
den Ausgangswiderstand des Transistors ro aus:
λ I D = 1 rO ⇒
Aν = − RD g m − RD Aν rO
Aν = − g m
(3.20)
rO RD
rO + RD
Wenn wir statt des Pull-Up-Widerstand RD eine ideale Stromquelle mit
unendlicher Impedanz verwenden, dann gilt RD→∞. Dann ist die Verstärkung
in diesem Grenzfall durch das Verhältnis von Eingangs- und Ausgangsleitwert
gegeben:
lim RD → ∞,
Aν = − g m
rO
rO
+1
RD
⇒ Aν = − g m rO .
(3.21)
Dieses Verhältnis liegt bei modernen Technologien bei etwa 10 bis 30 und das
ist damit die maximal mögliche Verstärkung, die im Vergleich zu kommerziell
verfügbaren integrierten Verstärkern (Verstärker in Bipolartechnik oder
mehrstufige CMOS-Verstärkern) recht bescheiden ausfällt.
50
Quellen, Senken und Verstärker
3.2.2 CS-Stufe mit aktiver Last
Da wir, wie in Abschnitt 2.3 gezeigt, in CMOS-Technologie keine sehr hohen
passiven Widerstände realisieren können, ersetzt man häufig den Widerstand
RD in der CS-Stufe durch eine aktive NMOS- bzw. PMOS-Last (Bild 3.11).
Ein MOSFET wirkt, wie in Abschnitt 2.4.1 erwähnt, als Kleinsignalwiderstand, wenn Gate und Drain kurzgeschlossen werden. Wenn wir eine NMOSLast für RD einsetzen, dann liegen Source- und Bulk-Anschluss nicht auf dem
gleichen Potential. Deshalb tritt der Substratsteuereffekt auf, und die Einsatzspannung der aktiven Last steigt.
Bild 3.11 CS-Stufe mit aktiver NMOS-Last in Großsignal- (oben) und Kleinsignalbetrachtung
(unten). Der NMOS-Transistor, an dem die Eingangsgansspannung Vin anliegt, ist oben rechts
durch eine spannungsgesteuerte Stromquelle ersetzt worden. Der Substratsteuer- oder BodyEffekt ist in der Kleinsignalschaltung über eine zusätzliche Stromquelle berücksichtigt, die von
der Bulk-Source-Spannung Vbs gesteuert wird.
Wenn die Drain-Source-Spannung in der Kleinsignal-Ersatzschaltung gleich
der Gate-Source-Spannung ist (aktive Last), dann gilt V1 = Vx und folglich
I X = ( g m + g mbs )VX +
VX
.
rO
51
Quellen, Senken und Verstärker
Die Impedanz ergibt sich damit zu
VX
1
1
1
rO ≈
=
=
1
IX g + g +
g m + g mbs
g m + g mbs
m
mb
rO
(3.22)
Der Substratsteuereffekt verringert also die Impedanz der Schaltung!
Wenn wir nun die Spannungsverstärkung Aν berechnen wollen, dann müssen
wir in Formel (3.13) für RD die Impedanz der NMOS-Last einsetzen:
Aν = − g m1
1
g
1
g
= − m1
wobei η = mbs 2 (3.23)
g m 2 + g mbs 2
gm 2 1 + η
gm 2
Das Verhältnis η der beiden Leitwerte wurde bereits in Gleichung (2.17) eingeführt. Mit Transistorgeometrien ausgedrückt erhalten wir für die Spannungsverstärkung Aν
Aν = −
2 μnCox (W L )1 I D1
2 μnCox (W L ) 2 I D 2
1
1+η
Da in beiden Transistoren wegen des Kirchhoffschen Knotensatzes der gleiche
Strom fließt, vereinfacht sich die Formel zu
Aν = −
(W L )1 1
(W L )2 1 + η
(3.24)
Die Verstärkung kann also sehr einfach über die Transistorgeometrien eingestellt werden. Die Schaltung hat aber einen Nachteil, denn wie bereits in Abschnitt 2.4 angesprochen, erreicht der Drain-Knoten der aktiven NMOS-Last
nie die volle Versorgungsspannung, sondern schaltet eine Einsatzspannung unterhalb von VDD ab. Bild 3.12 zeigt den eingeschränktem Ausgangsspannungsbereich in der Kennlinie.
Übungsaufgabe
"
Berechnen Sie die Verstärkung der CS Stufe mit aktiver Last mit in Großsignalbetrachtung und zeigen Sie die Äquivalenz mit Formel (3.23). Anleitung:
• Setzen Sie die Transistorströme gleich I D1 = I D 2 ;
52
Quellen, Senken und Verstärker
•
•
•
Beseitigen Sie die Quadrate;
Leiten Sie das Ergebnis auf beiden Seiten des Gleichheitszeichens
nach der Eingangsspannung ab;
Nutzen Sie die Definitionsgleichungen für die Kleinsignalparameter
aus Abschnitt 2.2 aus!
Bild 3.12 Übertragungskennlinie einer CS-Stufe mit aktiver NMOS-Last. Bei Punkt A tritt M1
in den linearen Bereich ein und bei noch größeren Eingangsspannungen verhält sich der
Verstärker nicht linear. Die maximale Ausgangsspannung liegt bei VDD - VTH.
Wenn statt einer NMOS-Last ein PMOS Transistor Verwendung findet (Bild
3.13), dann tritt bei diesem Transistor kein Substratsteuereffekt auf, denn
Source und Bulk liegen beide auf Versorgungspotential. Das Verhältnis η ist
gleich Null und für die Verstärkung gilt die einfache Beziehung:
Aν = −
(W L )1 ⋅ μn
(W L )2 ⋅ μ p
(3.25)
Bild 3.13 CS-Stufe mit aktiver PMOS-Last.
53
Quellen, Senken und Verstärker
Am Ausgang wird wieder nicht die volle Versorgungsspannung erreicht, denn
der P-Transistor schaltet bei VGS < VDD - VTP ab. Die maximale
Ausgangsspannung ist also gleich VDD - VTP. Die Kennlinie ist damit qualitativ
die gleiche wie bei der CS-Stufe mit NMOS-Last (Bild 3.11). Trotzdem ist
diese Schaltung mit einem PMOS-Widerstand die gebräuchlichste CSKonfiguration.
Die minimale Ausgangsspannung lässt sich unter der Annahme berechnen,
dass der der Transistor M1 im linearen Bereich ist und dass die Einsatzspannungen von PMOS- und NMOS-Transistor betragsmäßig gleich groß sind.
Dann gilt für den Strom in M1
id 1 = µnCox
W
v ²
W
v ²
(vgs1 − VT )vDS 1 − ds1 ) = µnCox (vDD − VT )vout − out )
L
2
L
2
und für den Strom in M2
id 2 =
µ pCox W
µC W
( vsg 2 − Vtp )² = p ox ( vDD − vout − Vtp )²
2 L
2 L
Setzt man die beiden Ströme gleich und löst nach der Ausgangsspannung auf,
dann ergibt sich:
Vout (min) = VDD − VT −
VDD − VT
µW
1+ p p
µnWn
(3.26a)
und wie oben bereits ausgeführt
Vout (max) = VDD −VT
(3.26b)
Für den Frequenzgang des Verstärkers ist es wichtig, den Ausgangswiderstand
ro zu kennen. Am Ausgangsknoten liegen die Kanalwiderstände rds1 und rds2
der beiden Transistoren an und der Transistor M2 mit seinem Leitwert gm2.
Damit gilt:
ro =
1
1
≅
g ds1 + g m 2 + g ds 2 g m 2
(3.27)
Da dieser Ausgangswiderstand wegen der Diodenverschaltung des Transistors
M2 klein ist (Sättigung), eignet sich die CS-Stufe für Anwendungen, in denen
ein invertierender Verstärker mit einer großen Bandbreite benötigt wird. Die
3dB Frequenz, bei der die Verstärkung auf 50% sinkt, einer CS-Stufe, die am
Ausgang mit einer Kapazität Cout (externe Kondensator plus parasitäre Kapazitäten der Transistoren) belastet ist, ergibt sich aus der RC-Konstante, ro⋅
Cout . Für einen PMOS-Transistor mit W/L = 3/1, in dem der Drainstrom 60µA
54
Quellen, Senken und Verstärker
fließt, gilt bei Cout = 5 pF nach Tabelle 2.1
1/ ro = g m = 2µ pCox (W / L) I D = 2 ⋅ 50 ⋅ 3 ⋅ 60µA / V = 134µA / V
roC = 5 pF /134 µA / V = 0,037 ⋅ 10−6 s
ω−3dB = 27 Mrad / s ⇒ f −3dB = 4,3MHz
(3.28)
3.3 Verstärkerdesign
Wenn ein CS-Verstärker in einer gegebenen Technologie entworfen werden
soll, sind die W zu L-Verhältnisse der beiden Transistoren für die gegebene
Verstärkung zu bestimmen. Alternativ können auch die Transistorabmessungen und die –ströme bekannt sein. Dann ist die Verstärkung gesucht. In der
Regel wird eine Verstärkung vorgegeben, aus der sich alles weitere ableitet.
Sei Aν z.B. gleich -4. Dann können wir für die 0,35µm Technologie aus Tabelle 2.1 die Weitenverhältnisse (WN/WP = 27,5/5,5) der beiden Transistoren berechnen, wobei die Länge zur Unterdrückung der Kanallängenmodulation auf
1,0µm einheitlich festgelegt wird. Dann nehmen wir per Simulation die Kennlinie Vout = f(Vin) auf und berechnen mit Hilfe des Simulators die Ableitung der
Ausgangsspannung nach Vin, und damit die Verstärkung. Die beiden Punkte,
an denen die Steigung -4 beträgt, sind die Arbeitspunkte (Bild 3.14). Wir
wählen Vin = 0,67V / Vout = 1,91V als Arbeitspunkt.
Aus der Verstärkungskennlinie kann die minimale und maximale Ausgangsspannung abgelesen (Vout(max) = 2,98V, Vout(min) = 0,06V) und mit den theoretischen Ergebnissen von 3.26 verglichen (Vout(max) = 2,80V, Vout(min) =
0,08V).
Zur Berechnung des Frequenzverhaltens ist zunächst der Strom im Arbeitspunkt zu berechnen. Daraus folgt der Eingangsleitwert gm2 des PMOS Transistors und dann mit der vorgegeben Lastkapazität (5 pF) die 3dB-Frequenz:
iD 1 = iD 2 =
W
1
2
µ pCox p (Vout ( Arbeitspunkt ) − VDD − VT )
2
Lp
g m 2 = 2 µ pCox (W / L) p I D
roC = C / g m 2
ω−3dB =
ω
g m 2 rad
⇒ f −3dB = −3dB Hz
2π
C s
(3.29)
55
Quellen, Senken und Verstärker
Kennlinie
Verstärkung
Bild 3.14 CS-Stufe mit aktiver PMOS-Last. Kennlinie und Verstärkung. Eingerahmt ist der
Verstärkungswert -4 der am Arbeitspunkt erreicht wird.
Vout ( Arbeitspunkt ) − VDD
ist im Übrigen die Gate-Source-Spannung des
PMOS-Transistors M2. Die Simulation liefert f-3dB = 4,1 MHz, die Rechnung
f-3dB = 6,2 MHz. Der Unterschied wird im Wesentlichen von den in der
Rechnung vernachlässigten parasitären Kapazitäten der Draingebiete der
beiden Transistoren verursacht.
Übungsaufgabe
"
Berechnen Sie die Verstärkung, den Ausgangswiderstand und den Ausgangsspannungsbereich sowie f-3dB für eine CS-Stufe mit aktiver PMOS-Last für
eine Versorgungsspannung von 5V. Verwenden Sie dafür die Parameter der
0,8µm Technologie aus Tabelle 2.1. Die Transistorströme sind 100 µA, die
Weiten WN/WP = 2/1 bei gleicher Länge von 1µm. Der Ausgang ist mit 1 pF
belastet.
56
Quellen, Senken und Verstärker
3.4 Zusammenfassung
In diesem Kapitel wurden als einfache analoge Grundschaltungen Stromspiegel und die Common-Source-Stufe vorgestellt. Diese Schaltungen werden
meist nicht als Einzelkomponente verwendet, sondern sind Teil eines komplexeren Systems, wie etwa eines Differenzverstärkers oder Operationsverstärkers, wie in den nächsten beiden Kapiteln dargelegt.
Aufgrund des Sättigungsverhaltens eignen sich MOS-Transistoren gut zur Realisierung von Stromquellen mit hohem Ausgangswiderstand. Dazu wird der
über einen Vorwiderstand eingestellte Strom mit Hilfe eines „DiodeConnected-Transistors“ in einen parallel geschalteten Transistor gespiegelt.
Der Drainstrom des Spiegeltransistors wird entweder nach Masse abgeführt
(NMOS-Stromspiegel) oder fließt in den Ausgangsknoten (PMOS-Stromspiegel). Durch Kaskodenschaltungen lassen sich die Ausgangswiderstände
von Stromspiegelschaltungen auf Kosten des Ausgangsspannungsbereichs
erhöhen.
Der einfachste Eintransistorverstärker ist die Common-Source-Stufe (CS-Stufe). Sie besteht aus einem NMOS-Transistor, dessen Drainausgang mit der
Versorgungsspannung über einen Widerstand RD verbunden ist. Dieser Widerstand ist in der Regel eine aktive PMOS-Last. Dadurch sinkt zwar der Ausgangsspannungsbereich um eine Einsatzspannung. Die Implementierung ist
aber einfacher, als mit passiven Komponenten, denn die Verstärkung lässt sich
direkt durch das Verhältnis der Weiten von PMOS- und NMOS-Transistor einstellen. Die Verstärkung dieser einfachen Schaltungen ist nicht sehr hoch (maximal 10 bis 30), aber aufgrund des geringen Ausgangswiderstands des diodenverschalteten Transistors M2 (Sättigung), eignet sich die CS-Stufe für Anwendungen, in denen ein invertierender Verstärker mit einer großen Bandbreite benötigt wird.
57
Differenzstufen
4. Differenzstufen
Eine der wichtigsten analogen Grundschaltungen ist die Differenzstufe. Sie
wird in Komparatoren, als Leseverstärker in Speicherbauelementen und als
1Bit ADU in Sigma-Delta-Wandlern verwendet. Eine Differenzstufe ist auch
die typische Eingangstufe für einen Operationsverstärker. Neuerdings werden
auch digitale Signale als Differenzsignale übertragen, um die Störsicherheit zu
verbessern. Für diese Datenübertragung (LVDS, Low Voltage Differential Signalling) werden ebenfalls Differenzverstärker benötigt [LVDS08]. Der Vorteil
der differentiellen Signalverarbeitung liegt darin, dass eingekoppelte Störungen nur auf den Gleichtakt wirken und sich in der Differenzspannung, die
als Nutzsignal dient, ausmitteln (Bild 4.1).
Takt
Kopplung
Signal
Bild 4.1 Durch Einkopplung eines Taktsignals gestörte Signalübertragung (oben). Kompensation durch Übertragung einer Spannungsdifferenz als Nutzsignal (unten).
4.1 MOS-Differenzverstärker im Überblick
Ein Differenzverstärker ist im Prinzip ein symmetrischer Gleichspannungsverstärker mit zwei Ein- und zwei Ausgängen. Wie Bild 4.2 zeigt, ist die naive
Parallelschaltung zweier CS-Stufen nicht ausreichend. Kennzeichnend ist deshalb die Stromquelle, die den Strom ISS liefert, und den beiden Source-Knoten
der Transistoren zuführt. Dann wird das Abscheiden der Ausgangssignale bei
59
Differenzstufen
hohen und kleinen Eingangspegeln verhindert (Bild 4.3). Man bezeichnet diese
Schaltung auch als source-gekoppeltes Paar. Die Ausgangspegel liegen dann
zwischen VDD und VDD - RD·ISS unabhängig vom Gleichtakt. Der Widerstand
RD ist für beide Zweige gleich groß. Die Übertragungskennlinie der Differenzstufe zeigt das Bild 4.4. Die Verstärkung des Differenzsignals Vout1 – Vout2 ist
genau dann maximal, wenn die beiden Eingangsspannungen gleich sind. Interessanterweise verschwindet, wie die Kennlinie zeigt, die Verstärkung, wenn
die Eingangsspannungsunterschiede zu groß werden. Die Grenze liegt bei
Vin1 − Vin 2 lim =
I SS
W
μnCox
2L
(4.1)
Zwei parallele CS-Stufen
verstärken Vin1 –Vin2
Niedrige Gleichtaktspannung
schaltet einen Transistor ab!
Bild 4.2 Differenzverstärker aus 2 CS-Stufen: Bei niedrigen Gleichspannungen wird der
Ausgang verzerrt.
Bild 4.3Grundschaltung der MOS-Differenzstufe mit Stromquelle als Basis. Zur Symmetrisierung werden die Lastwiderstände gleich groß (=RD ) ausgelegt.
60
Differenzstufen
Bild 4.4 Kennlinie der MOS-Differenzstufe (a) und differentielles Ausgangssignal (b).
Statt zweier Ausgangssignale wird meist die verstärkte Eingangsspannungsdifferenz Vout ausgegeben:
Vout = Aν (Vin1 − Vin 2 )
(4.2)
Die drei Signale Vin1, Vin2 und Vout sind massebezogene Signale. Die differentielle Eingangsspannung VID = Vin1 - Vin2 wird üblicherweise in einen Gleichanteil VIC (IC: Input Common Mode Voltage) und einen Differenzanteil VID (ID:
Input Differential Mode Voltage) aufgeteilt:
Vin1 + Vin 2
2
V
Vin1 = VIC + ID
2
V
Vin 2 = VIC − ID
2
VIC =
(4.3)
Die Ausgangsspannung kann ebenfalls über die beiden Eingangsspannungskomponenten VID und VID mit entsprechenden Verstärkungsfaktoren für
Gleich- und Differenzsignale AνC und AνD angegeben werden. Diese beiden
Faktoren können aus der Gleichstromverstärkung Aν abgeleitet werden.
Vout = Aν DVID ± Aν CVIC = Aν D (Vin1 − Vin 2 ) ± Aν C
Vin1 + Vin 2
2
(4.4)
Idealerweise sollte der Differenzverstärker nur die Eingangsspannungsdifferenz verstärken, den Gleichtaktanteil nicht. Deshalb ist bei realen Verstärkern
AνC sehr klein und das Plus-Minus-Zeichen in (4.4) drückt aus, dass dieser
Gleichverstärkungsfaktor positiv oder negativ sein kann. Der Arbeitsbereich
eines Differenzverstärkers wird mit zwei Parametern charakterisiert, der Input
Common Mode Range (ICMR) und der Gleichtaktunterdrückungsfaktor
61
Differenzstufen
(CMRR: Common Mode Rejection Ratio). ICMR ist der Eingangsspannungsgleichtaktbereich, in dem der Verstärker eine Spannungsdifferenz mit der
gegebenen Differenzverstärkung verstärkt. Dieser Bereich wird verlassen,
wenn einer der Transistoren aus der Sättigung geht. CMMR ist das Verhältnis
AνD / AνC und dieses Verhältnis sollte im Idealfall unendlich groß sein, was für
AνC → 0 sofort der Fall ist. Da die Transistoren M1 und M2 nicht völlig
identisch sind, gilt bei Vin1 = Vin2 nicht automatisch Vout1 = Vout2, sondern dies
ist nur der Fall, wenn Vin2 gegenüber Vin1 um Vin2 + Vos verschoben wird. Vos ist
die Eingangsoffsetspannung (typ. 5 - 20 mV).
4.2 Verstärkungsberechnung
Bild 4.5 zeigt die Eingangstransistoren M1 und M2 eines CMOS-Differenzverstärkers mit der Stromquelle für den Strom ISS. Die beiden Transistoren M3
und M4 bilden eine Stromsenke, die den Source-Strom der Transistoren bereitstellt.
Bild 4.5 NMOS-Differenzstufe (M1 und M2) mit NMOS Stromspiegel als Sourcestrom-Generator (M3 und M4). Man kann die Bulkanschlüsse entweder auf Masse legen oder eine floatende
Wanne verwenden.
Für die Großsignalbetrachtung gehen wir von perfekter Passung der beiden
Transistoren M1 und M2 aus (also gleiche Weiten und Längen) und nehmen
an, dass diese Bauelemente in Sättigung sind. Wenn wir wie in Tabelle 1.1
vereinbart Wechselgrößen mit Kleinbuchstaben schreiben und die Gleichung
2.11 nach vGS auflösen dann erhalten wir:
62
Differenzstufen
2iD1
2iD 2
−
W
W
K 'N
K 'N
L
L
vID = vGS 1 − vGS 2 =
(4.5a)
Da sich die beiden Transistorströme addieren gilt
I SS = iD1 + iD 2
(4.5b)
Wenn wir die Gleichung (4.5.b) in (4.5.a) einsetzen und quadrieren, können
wir die beiden Drain-Ströme durch Lösen der resultierenden quadratischen
Gleichung bestimmen und durch die Differenzspannung und den Gesamtsrom
ISS ausdrücken:
I
I
iD1 = SS + SS
2
2
2
⎧⎪
W vID 2 ⎛
W ⎞ v ID 4 ⎫⎪
− ⎜ K 'N ⎟
⎨K 'N
⎬
L I SS ⎝
L ⎠ 4 I SS 2 ⎭⎪
⎩⎪
I SS I SS
−
2
2
W v ID ⎛
W ⎞ v ⎪⎫
⎪⎧
− ⎜ K ' N ⎟ ID 2 ⎬
⎨ K 'N
L I SS ⎝
L ⎠ 4 I SS ⎭⎪
⎩⎪
iD 2 =
2
2
(4.6)
4
Diese Lösungen gelten nur, solange die Wurzeln reell bleiben, also die
I SS
Bedingung v ID < 2
erfüllt ist.
K 'N W
L
Bild 4.6 zeigt die normierten Drain-Ströme der beiden Eingangstransistoren.
-2
ID/ISS
iD2
2
iD1
vID⋅{ISS/KN’(W/L)}-1/2
Bild 4.6 Normierte Drain-Ströme der NMOS-Differenzstufe (M1 und M2)
Aus der Formel 4.6 können wir nun die Leitwerte der Differenzeingänge ausrechnen indem wir iD1 bzw. iD2 nach vID ableiten. Die beiden resultierenden
Leitwerte sind entgegengesetzt gleich und nehmen bei vID = 0 ihr Maximum
an:
gm =
W I SS
∂iD1
( v ID = 0) = K ' N
L 4
∂v ID
(4.7)
63
Differenzstufen
Dieses Ergebnis erhalten wird, wenn ganz normal abgeleitet und anschließend
vereinfacht wird. Dann setzen wir vID = 0. Wenn man das Ergebnis mit dem
Eingangsleitwert eines einzelnen NMOS-Transistors in Sättigung vergleicht
(für ID = ISS/2, siehe Gleichung 2.15), dann stellt man fest, dass der Leitwert
eines
Differenzstufeneingangstransistors
genau
die
Hälfte
des
Eingangsleitwerts des Einzeltransistors erreicht. Dies liegt daran, dass nur die
Hälfte der Differenzeingangsspannung vID an jedem der beiden
Eingangstransistoren wirksam ist.
Diesen Nachteil kann man ausgleichen. Dazu werden als Lasten, die die Drainströme iD1 und iD2 liefern, PMOS-Stromspiegel eingesetzt (Bild 4.7). Liegt hier
eine Differenzspannung vID = vG1 - vG2 an, dann wird für positive Spannungsdifferenzen iD1 > iD2, da nach wie vor I SS = iD1 + iD 2 gelten muss. Wird iD1
größer, dann steigen auch die Ströme in M3 und M4. Gleichzeitig nimmt aber
aufgrund der der kleineren Gate-Source-Spannung vG2 der Strom iD2 ab. Damit
der Kirchhoffsche Knotensatz erfüllt bleibt, wird iout positiv und die Ausgangsspannung die an der externen Last abfällt, nimmt zu. Unter Gleichbedingungen
vG1 = vG2 fließt kein Strom im Ausgangsknoten (iout = 0). Gilt hingegen vG1 <
vG2, dann fließt im Ausgang ein negativer Strom iout. Die Schaltung mit der
Stromspiegellast spiegelt also den Strom im linken Zweig der Differenzstufe
vorzeichenrichtig in den rechten und konvertiert das differentielle Ausgangssignal in ein massebezogenes einzelnes Spannungssignal.
Bild 4.7 NMOS-Differenzstufe mit einem PMOS Stromspiegel als Last.
64
Differenzstufen
Der Ausgangsstrom ist ein differentieller Strom der bei perfektem Matching
der Transistorpaare genau der Differenz iD1 - iD2 entspricht. Bildet man dessen
Leitwert und bezeichnet diesen als gmd (d = differenziell) dann erhalten wir bei
Beachtung der Vorzeichen:
g md =
∂iout
W
( v ID = 0) = K ' N 1 I SS = 2 g m
∂v ID
L1
Der Vergleich mit Gleichung 2.15 zeigt, dass wir den gleichen Leitwert bekommen, wie am Eingang eines Einzel-Transistors mit ID = ISS/2 (Gleichung
2.15). Die Großsignalkennlinie zeigt Bild 4.8.
VDD
M4 linear
M4 Sättigung
VIC
M2 Sättigung
M2 linear
VSS
0
vID
Bild 4.8 Spannungskennlinie: NMOS-Differenzstufe mit einem PMOS-Stromspiegel als Last.
Die Verstärkung der Schaltung folgt aus
iout = g md vID
(4.8)
vout = rout iout
wobei der Ausgangswiderstand sich aus den Ausgangsleitwerten der beiden
Transistoren im Ausgangszweig M2 und M4 zusammensetzt. Mit Glg. 2.18
finden wir
rout =
1
1
=
g ds 2 + g ds 4 (λ + λ ) I SS
2
4
2
(4.9)
Als Endergebnis erhalten wir
Aν =
vout routiout
2
=
=
iout
λ2 + λ4
v ID
g md
K 'N
W1 1
L1 I SS
(4.10)
65
Differenzstufen
4.3 Spannungsbereiche, Slew Rate und Frequenzgang
Der Eingangsgleichtaktbereich oder Input Common Mode Range (ICMR) gibt
an, welche Gleichspannungsanteile der Differenzverstärker verarbeiten kann.
Um diesen Bereich zu bestimmen setzen wir VID = 0 und verschieben den
Gleichanteil VIC solange, bis einer der Transistoren im Verstärker aus der
Sättigung geht. Man kann sich also die Gates der beiden Eingangstransistoren
kurzgeschlossen und an VIC liegend denken. Mit VIC an den Gates der beiden
Eingangstransistoren M1 und M2, gibt es zwei Pfade nach VDD, von denen der
ungünstigere, der eine kleinere maximale ICMR-Spannung zwischen dem Gate
von M1 zur Versorgung ergibt, durch den Transistor M1 und den Transistor
M3 verläuft:
VIC (max) = VDD − VSG 3 − VDS 1 + VGS 1 = VDD − VSG 3 + VTN 1 (4.11)
VIC (max) ist also die maximale Spannung am Gate des Transistors M1, bei
denen der Transistor M1 in Sättigung bleibt, d. h. VDS1 ≥ VGS1 – VTN1. Für
genau VDS1 = VGS1 – VTN1 wie auf der rechten Seite von Glg. 4.11 eingetragen
ist die maximale Common-Mode Spannung erreicht.
Da wir uns für den ICMR-Bereich interessieren, benötigen wir noch VIC (min)
als die minimale Spannung am Gate des Transistors M1, bei der VDS1 ≥ VGS1 –
VT1 gilt. Wir erhalten
VIC (min) = VSS − VDS 5 ( sat ) + VGS 2
(4.12)
Diese beiden Gleichungen werden sehr wichtig, wie wir im nächsten Abschnitt
bei der Berechnung eines Designbeispiels sehen werden.
Die Ausgangsanstiegsgeschwindigkeit Slew Rate (SR) gibt an, wie schnell der
Ausgang eine angeschlossene kapazitive Last CL auf den der Eingangsspannungsdifferenz proportionalen Endwert laden (oder entladen) kann. Zu dieser
Last kommen noch alle internen parasitären Kapazitäten der Ausgangstransistoren hinzu. Den Ladestrom ISS liefert die Stromquelle, der Transistor M5.
Damit gilt
SR = I 5 / CL
(4.13)
Ein Zahlenbeispiel: Bei ISS = 100 µA, CL = 5 pF Î SR = 20V/µs.
Die 3dB-Grenzfrequenz des Verstärkers ist wie beim CS-Verstärker durch die
RC-Zeitkonstante des Ausgangszweigs gegeben:
ω−3dB = 2π f −3dB =
1
rout CL
(4.14)
Die Leistungsaufnahme Pdiss des Verstärkers ist ebenfalls eine interessante
Größe, die durch das Produkt aus Source-Spannung ISS und der Potentialdiffe66
Differenzstufen
renz zwischen Versorgungs- und Masseanschluss gegeben ist:
Pdiss = (VDD − VSS ) ⋅ I SS
(4.15)
Übungsaufgabe
"
Berechnen Sie den ICMR unter ungünstigsten Bedingungen für VDD = 5V ±
1V, VSS = 0V, ISS = 100 µA, W1/L1 = W2/L2 = 5, W3/L3 = W4/L4 = 1, L = 1,0µm
und VDS5(sat) = 0,2V. Verwenden Sie die jeweils ungünstigsten Werte im Rahmen der in Tabelle 2.1 gegebenen Parameter für die 0,8µm CMOS-Technologie, die zu dem minimal möglichen ICMR-Bereich führen.
4.4 Designstrategie
Wenn wir einen Differenzverstärker entwerfen wollen, gehen wir von einem
Datenblatt aus, in dem die Betriebsspannung, die Gleichstromverstärkung, die
Leistungsaufnahme, der gewünschte Frequenzgang und der Eingangsgleichtaktbereich vorgegeben sind. Die wichtigsten Formeln für das Differenzverstärker-Design sind im Folgenden noch einmal zusammen gestellt:
rout =
2
(λN + λP ) I5
Adiff = gm1rout = 2μnCox
W1
I d 1 ⋅ rout
L1
Pdiss = (VDD + VSS ) I5 = (VDD + VSS ) ⋅ ( I 3 + I 4 )
ω−3dB
1
=
routCL
(4.16)
VIC (min) = VSS − VDS 5 ( sat ) + VGS 2
VIC (max) = VDD − VSG 3 − VDS1 + VGS1 = VDD − VSG 3 + VTN 1
Wenn wir für eine gegebene Spezifikation die zugehörigen Transistordimensionen berechnen wollen, gehen wir folgendermaßen vor:
67
Differenzstufen
1. Wähle I5 um SR bei geg. CL und Pdiss zu erfüllen!
2. Prüfe ob rout die 3dB-Frequenz erfüllt, sonst erhöhe I5!
3. Dimensioniere M4 und M3, um die obere Grenze für Arbeitsbereich zu
erfüllen!
4. Dimensioniere M1 und M2, um die Verstärkungsvorgabe zu erreichen!
5. Dimensioniere M5, um die untere Grenze für Arbeitsbereich zu erfüllen!
6. Iteriere, wenn nötig!
Mit dieser Methode lassen sich die Transistorabmessungen widerspruchsfrei
bestimmen. Wir werden im nächsten Abschnitt ein Beispiel rechnen.
4.4 Praktische Durchführung
Folgende Anforderungen für den Verstärker seien gegeben:
VDD = −VSS = 2,5V
SR ≥ 10V / µs
f −3dB ≥ 100kHz (CL = 5 pF )
−1,5V ≤ ICMR ≤ 2V
Adiff = 100
Pdiss ≤ 1mW
Als Technologie soll die 0,8µm CMOS-Technologie mit Versorgungsspannung VDD – VSS = 5 V zum Einsatz kommen. Wenn für die gegebenen Spezifikationen die Transistordimensionierungen bestimmt werden sollen, wird als erstes der Strom im Transistor M5 berechnet.
SR = I 5 / CL = I 5 / 5 pF ≥ 10V / µs
I 5 ≥ 50µA
Damit die Spezifikation für die Verlustleistung nicht überschritten wird, liegt
die obere Grenze für I5 bei 200 µA. Eine weitere Bedingung für I5 ist der
Ausgangswiderstand Rout, der aus der 3dB-Frequenz und der Ausgangslast CL
berechnet werden kann und deshalb nicht kleiner als 318 kΩ werden darf:
68
Differenzstufen
ω−3dB = 2π f −3dB =
6, 28 ⋅ 100kHz ≤
rout =
1
Rout CL
1
⇒ rout ≤ 318k Ω
Rout 5 pF
2
≤ 318k Ω
( λN + λP ) I 5
Mit den bekannten Kanallängenmodulationsfaktoren erhalten wir hieraus eine
untere Grenze für I5 von 70 µA. Wir wählen nach diesen Überlegungen für die
weiteren Schritte den Wert 100 µA für den Basisstrom.
Um die Anforderungen des ICMR einzuarbeiten, betrachten wir die Gleichung
4.11, die die obere Grenze des Gleichtaktbereichs angibt:
VIC (max) = VDD − VSG 3 − VDS1 + VGS 1 = VDD − VSG 3 + VTN 1
Wir lösen nach VGS3 auf und setzen -VDS1 + VGS1 = VT1. VGS3 beträgt dann 2,5 2 + 0,7 = 1,2V. VGS3 bestimmt auch den Sättigungsstrom von M3, der nach
Kirchhoff im Arbeitspunkt (also unter Gleichbedingungen) Iss / 2 = 50 µA
betragen muss:
VSG 3 = 1,2V =
2 ⋅ 50µA L3
+ 0,7V
50µA / V ² W3
Dieses Ergebnis liefert die Sättigungsstromgleichung für M3, wenn wir den
Strom auf Iss / 2 = 50 µA setzen und nach der Gate-Source-Spannung auflösen.
Die Unbekannten sind hier die Dimensionen für die Transistoren M3 und den
identischen Transistor M4:
0,5V = 2
L3
W3
2
W3 W4
=
=
=8
L3 L4 0.5²
.
Nachdem wir diese Abmessungen kennen, betrachten wir M1 und M2. Hier
können wir die vorgegebene Kleinsignalverstärkung von 100V/V ausnutzen.
Der Strom in Transistor M1 wird über den Stromspiegel (gebildet aus den
Transistoren M2 und M4) in den Ausgangszweig gespiegelt. Der Ausgangswiderstand des Differenzverstärkers ist im Rahmen der Kleinsignalbetrachtung
der Parallelwiderstand aus den Kanalwiderständen der Transistoren M2 und
69
Differenzstufen
M4. Wenn wir zu den entsprechenden Leitwerten übergehen, erhalten wir nach
Gleichung (4.8)
g m1v ID
g ds 2 + g ds 4
vout = ( g m1v ID )( rout ) =
.
Für die Verstärkung bedeutet dies
100V / V = ( g m1 )( rout ) =
g m1
,
g ds 2 + g ds 4
und daraus folgt mit id1 = Iss/2 und Gleichung 4.9
∂id 1
∂vgs1
=
≈
∂id 2
∂id 4
+
∂vds 2 ∂vds 4
g m1
g ds 2 + g ds 4
2µnC Ox id 1
W1
L1
(λN + λP ) ⋅ id 1
=
2µnC Ox
W1
L1
(λN + λP ) ⋅ id 1
=
2 ⋅ 110
W1
L1
µA
V²
(0,04 + 0,05) ⋅ 50µA
= 23,31
W1
Dies ergibt für die Weiten zu Längenverhältnisse der beiden Transistoren M1
und M2 den Wert 18,4.
Aus der unteren Grenze für den Gleichtaktbereich VIC(min)
VIC (min) = VSS − VDS 5 ( sat ) +VGS 2
können wir die Drain-Source-Sättigungsspannung VDS5(sat) für den Stromquellentransistor am Fußpunkt des Verstärkers berechnen. Dazu benötigen wir aber
die Spannung VGS2. Diese können wir aus der Stromgleichung
I2 =
µnCox W2
2
(VGS 2 −VTN )
2 L2
berechnen, denn der Strom beträgt im Arbeitspunkt ISS/2 = 50µA. Die Transistordimensionen (W2/L2 = 18,4) sind ebenfalls bekannt und die Technologiewerte können aus den Transistorparametern entnommen werden: VGS2 =
0.222V + 0,7V. Für die gesuchte Spannung erhalten wir damit VDS5(sat) =
0,3V – 0,222V = 0.0777V.
Da der Transistor M5 mit dieser Spannung immer noch den Strom von 100µA
produzieren muss, folgt:
70
L1
Differenzstufen
W5
2 I5
200µA
=
=
= 300
L5 µnCoxVds 5 ( sat )² 110µA ⋅ ( 0, 0777 ) 2
Dies ist ein sehr großer Fußpunkttransistor. Um dessen Weite zu reduzieren,
vergrößern wir W1/L1, denn damit wird der Spannungsabfall in M1 kleiner und
dies erlaubt einen größeren VDS5(sat)-Wert. Eine größere Spannung am Transistor liefert mit kleinerem W/L-Verhältnis den gewünschten Strom von 100 µA.
Mit W1/L1 = W2/L2 = 25 erhalten wir W5/L5 = 150, denn dann wird VDS5(sat) =
0,11V. Damit steigt die Verstärkung, was aber nicht schädlich ist. Wenn wir als
minimale Kanallänge nicht die minimal mögliche Kanallänge verwenden, die
im Prozess möglich ist (0,8 µm), sondern stattdessen L = 1,0 µm für alle Transistoren, erhalten wir folgende Dimensionierung für den Verstärker:
W1 = W2 = 25 µm
W3 = W4 = 8 µm
W5 = 150 µm
(4.17)
Zum Schluss können wir noch überprüfen, ob die Differenzverstärkung Aν ≥
100 V/V erreicht wird:
2
Aυ =
λ1 + λ2
K1' ⋅ W1
2
=
L1 ⋅ I SS λ1 + λ2
K1' ⋅ W1
2
110 ⋅ 25
=
= 117
L1 ⋅ I SS 0, 09
100
bzw. 112 für die erste Dimensionierung (Weite vom M5 = 300 µm). Alternativ
können wir auch Aν nach der Formel Aν = gm1Rout berechnen und erhalten für
die Dimensionierung aus (4.17) den gleichen Wert
Aυ = g m1 Rout =
I SS K1' ⋅ W1
110 ⋅ 25 ⋅ 50 −6
Rout =
10 ⋅ 318 ⋅ 103 = 118
2 L1
1
.
"
Übungsaufgabe
Wiederholen Sie die Transistordimensionierung für die 0,35 µm Technologie
aus Tabelle 2.1 mit L ≡ 1µm und VSS = 0,0V, VDD = 3,5V, VIC(min) = 0,4V,
VIC(max) = 3,0V. Ansonsten sollen gleiche Vorgaben gelten: Aν ≥ 100 V/V,
Pdiss < 1 mW, f-3db > 100 kHz.
71
Differenzstufen
4.5 Zusammenfassung
Der Differenzverstärker ist eine der wichtigsten Komponenten beim CMOSAnalogdesign. In diesem Kapitel wurde die Grundkonfiguration mit NMOSEingangstransistoren und einer PMOS-Stromspiegellast behandelt. Die wichtigsten Eigenschaften der Differenzstufe sind:
• Gute Gleichtaktunabhängigkeit durch die Stromquelle im Fußpunkt
• Linearität in der Nähe des Gleichgewichtspunktes,
• hoher Eingangswiderstand,
• Verstärkung und Slew Rate sind moderat (100, 20V/µs),
• die Eingangsoffsetspannung ist technologisch begründet und ein Maß
für Transistorreproduzierbarkeit in der verwendeten Technologie,
• die Gleichtaktunterdrückung ist gut, insbesondere wenn geeignete
Stromquellen (Kaskodenschaltung) verwendet werden,
• die Verlustleistung ist sehr klein und diese Schaltung ist kompatibel mit
der Hochintegration in Deep Submicron VLSI-Technologien.
In der Literatur werden Methoden vorgestellt, mit denen die Verstärkung, die
Bandbreite und andere Leistungsdaten der Schaltung verbessert werden können ([AllanHolberg02], [BeRaz03]).
72
Operationsverstärker
5. Operationsverstärker
Der Operationsverstärker ist eine komplexere analoge Schaltung, die sich aus
den in vorangehenden Kapiteln behandelten Grundschaltungen zusammensetzt. Operationsverstärker sind „normale“ Verstärker, die aber nicht durch
ihre interne Verschaltung für bestimmte Leistungsanforderungen ausgelegt
werden, sondern durch eine äußere Gegenkopplungsbeschaltung. Deshalb
werden Operationsverstärker (OpAmp, Operational Amplifiers) als gleichspannungsgekoppelte Verstärker mit Ruhepotential Null ausgeführt. Ihre hohe
Verstärkung garantiert, dass auch für negative Rückkopplung die Übertragungsfunktion der rückgekoppelten Schaltung nicht von der Verstärkung des
OpAmps abhängig ist. Solche hochwertigen Verstärker wurden früher meist in
Analogrechnern zur Durchführung mathematischer Operationen (Integration,
Differenziation) eingesetzt. Daher stammt auch der Name.
Wie wir im vorherigen Kapitel gesehen haben, ist die Verstärkung, die mit
MOS-Transistoren erreicht werden kann, nicht sehr hoch. Deshalb bestehen
OpAmps aus mindestens zwei oder noch mehr Verstärkerstufen. Die zweistufige Variante ist bei integrierten OpAmps besonders weit verbreitet und wird
deshalb in diesem Kapitel vorgestellt. Diese Konfiguration ist besonders robust
und die Basis für kompliziertere OpAmps mit weiter verbesserten Leistungsdaten [Sansen06].
Anhand des zweistufigen OpAmps wird das wichtige Konzept der Kompensation erläutert. Die Kompensation stellt die Stabilität des Verstärkers unter
Rückkopplungsbedingungen sicher.
5.1 Eigenschaften von Operationsverstärkern
Der ideale OpAmp hat eine unendlich große differentielle Spannungsverstärkung, einen unendlich hohen Eingangswiderstand und den Ausgangswiderstand 0Ω. Reale OpAmps können diese Spezifikationen nur näherungsweise
erfüllen. So ist der Verstärkungsfaktor typischerweise für Standard-CMOSOpAmps etwa 5000 und dies ist für die meisten Anwendungen ausreichend.
Bild 5.1 zeigt das Schaltplansymbol für einen Operationsverstärker und die
Beschaltung als Spannungsverstärker.
Die Ausgangsspannung des Verstärkers vout ist durch die Gleichung
vout = Aν ( v1 − v2 )
(5.1)
definiert. Aν ist die offene (Differenz-)Verstärkung (ohne Rückkopplung, Open
73
Operationsverstärker
Loop Gain).
Bild 5.1 Symbol eines OpAmps (links) und als Spannungsverstärker beschaltet (rechts). Wie
beim Differenzverstärker gibt es einen invertierenden und einen nicht invertierenden Eingang.
Wird der +-Eingang auf Masse gelegt, entsteht der invertierende Spannungsverstärker.
In Bild 5.1 ist die Beschaltung eines OpAmps als Spannungsverstärker gezeigt.
Die Rückführung der Ausgangsspannung durch R2 auf den negativen Eingang
des Verstärkers erzeugt eine negative Rückkopplung. Wird die Spannung v2
auf Masse gelegt, invertiert der Verstärker. Wenn die Verstärkung groß genug
ist, wird die Rückkopplung dafür sorgen, dass die Eingangsspannungsdifferenz
v1 – v2 verschwindet. Dann fließt auch kein Eingangsstrom mehr i1 = – i2 = 0.
Man spricht dann von der virtuellen Masse. Da nun der Strom i1 = v1/R1 gilt
und der Strom im Widerstand R2 der Gleichung vout/R2 genügt, folgt aus dem
Knotensatz
vout R2
(5.2)
=
vin R1
Wenn der Operationsverstärker mit negativer Rückkopplung betrieben wird,
dann bestimmt folglich die externe Beschaltung das Verhalten. Trotz.
ungenauer Vorwärtsverstärkungsfaktoren ist die Übertragungsfunktion exakt,
wenn die Verstärkung des OpAmps nut groß genug ist.
5.2 Frequenzgang
Wie schon beim Differenzverstärker besprochen, verändert sich das Verhalten
eines Verstärkers, wenn statt Gleichsignalen Wechselspannungen angelegt
werden. Dies ist insbesondere dann der Fall wenn hohe Frequenzen im spiel
sind. Die Ausgangsspannung des OpAmps in Bild 5.1 kann in der
Frequenzdomäne als
⎡V ( s) + V2 ( s) ⎤
Vout ( s ) = Aν ( s) [V1 ( s) − V2 ( s)] ± Ac ( s) ⎢ 1
⎥⎦
2
⎣
74
(5.3)
Operationsverstärker
geschrieben werden. Wenn wir von der Gleichtaktverstärkung Ac(s) absehen,
die sehr klein ausfallen muss, dann ist das Verhalten nur von der differentiellen
Frequenzantwort Aν(s) bestimmt, und diese hat die allgemeine Form:
Aν ( s) =
Aν (0)
⎞
⎛ s
⎞⎛ s
⎞⎛ s
⎜ p − 1⎟ ⎜ p − 1⎟ ⎜ p − 1⎟ ........
⎝ 1 ⎠ ⎝ 2 ⎠⎝ 3 ⎠
(5.4)
p1, p2, …. sind die Polstellen der Vorwärtsverstärkung, also des OpAmps in
Open-Loop-Betrieb. Die Pole liegen bei den Frequenzen ωi , die sich aus den
Zeitkonstanten der Impedanzen in der Verstärkerschaltung berechnen lassen:
(5.5)
pi = −ωi
Die Nullstellen des Verstärkers werden erst später einbezogen und hier noch
vernachlässigt. Bild 5.2 zeigt die Frequenzantwort eines typischen Operationsverstärkers.
A dB
20log10(A )
-20 dB/Dekade
GB
0dB
-40 dB/Dekade
Bild 5.2 Frequenzgang der Differenzverstärkung eines OpAmps. Das Verhalten entspricht aus
Stabilitätsgründen bis zur Grenzfrequenz GB, bei der die Verstärkung betragsmäßig 1 wird,
dem eines Tiefpasses 1. Ordnung.
Einer der Pole tritt bei viel niedrigeren Frequenzen auf, als die anderen und hat
deshalb den stärksten Einfluss auf den Frequenzgang. Die Lage dieses dominierenden Pols kann vom Design des Verstärkers in gewissen technologieabhängigen Grenzen beeinflusst werden. Ab dieser Frequenz beginnt der Abfall
mit -20 dB pro Dekade. Der Betrag der Verstärkung des OpAmps schneidet
die 0dB-Linie bei der Einheits-Verstärkungs-Bandbreite (Unity Gain
Bandwidth, GB). Zur Berechnung von GB ist die Gleichverstärkung mit dem
Betrag des dominanten Pols zu multiplizieren. Man kann nämlich zeigen, dass
das Verstärkungs-Bandbreite-Produkt eines Verstärkers in guter Näherung
75
Operationsverstärker
unabhängig von der Gegenkopplung konstant gleich dieser 0dB-Grenzfrequenz
ist.
5.2 Zweistufiger OpAmp
Eine der wichtigsten OpAmp-Konfigurationen ist der zweistufige Operationsverstärker, der in Bild 5.3 abgebildet ist. Die Variante mit PMOS-Eingangstransistoren ist bereits in Bild 3.1 als Beispiel für eine komplexere Analogschaltung gezeigt worden. Andere Architekturen, wie OpAmps mit gefalteter
Kaskodenstufe, werden in der Literatur [z.B.: AllanHolberg02] behandelt.
Bild 5.3 Schaltplan eines ungepufferten 2stufigen OpAmps mit NMOS Eingängen. Die
Transistoren M1 bis M5 bilden die erste Stufe (I), die Transistoren M6 und M7 die zweite.
Der zweistufige Verstärker (Bild 5.3) besteht aus einer Differenzstufe, die die
differentielle Eingangsspannung in differentielle Ströme umsetzt. Diese Ströme werden von der Stromspiegelschaltung in eine Differenzspannung (single
ended) umgesetzt. Damit ist die erste Stufe nichts anderes als der im letzten
Kapitel besprochene CMOS-Differenzverstärker. Die zweite Stufe besteht aus
einem CS-Verstärker, der die Spannung in einen proportionalen Strom
76
Operationsverstärker
wandelt. Dieser Strom wird mit Hilfe einer aktiven PMOS-Last in die Ausgangsspannung umgesetzt, genau wie bei der CS-Stufe aus Abschnitt 3.2.2.
Diese Schaltung ist die klassische Operationsverstärkerarchitektur, die es auch
in bipolarer Variante gibt. MOS-Schaltungen haben eine sehr hohe
Eingangsimpedanz. Alle Effekte, die mit den Eingangströmen zusammenhängen und die bei Bipolarverstärkern in die Spezifikation eingehen, brauchen bei MOS-Verstärkern nicht berücksichtigt zu werden.
Die Ausgangsanstiegsgeschwindigkeit (Slew Rate) wird bei der Schaltung aus
Bild 5.3 nicht von der Ausgangsstufe, sondern vom maximalen Strom bestimmt, der in der ersten Stufe zu Verfügung steht, also von der SourceStromquelle (M5) und der kapazitiven Last Cc, die zur Kompensation des
Frequenzgangs dient:
I
(5.6)
SR = 5
CC
Diese Last muss zuerst umgeladen werden, bevor die Ausgangstufe
eingeschaltet wird.
Zweistufige Verstärker sind Systeme 2.Ordnung, die zwei Pole aufweisen. Damit nur der erste Pol wirksam ist und wir ein Tiefpassverhalten bekommen,
wird der zweite Pol durch entsprechende Beschaltung innerhalb des OpAmps
zu hohen Frequenzen oberhalb von GB verschoben. Dies wird als Frequenzkompensation bezeichnet.
5.2.1 Stabilität von OpAmps mit Rückkopplung
Die allgemeine negative Feedback-Konfiguration ist Bild 5.4 gezeigt.
Bild 5.4 OpAmp mit negativer Rückkopplung. A ist die Verstärkung des OpAmps im OpenLoop-Betrieb, F ist die Übertragungsfunktion des Rückkoppelpfades.
77
Operationsverstärker
Für diese Schaltung gilt:
vε = vin − F ⋅ vout
vout = A ⋅ vε
L=
(5.7)
1
vout
A ⋅ vε
=
≈ ( A → ∞)
vin vε (1 + FA) F
Dies verdeutlicht noch einmal die eingangs erwähnte Eigenschaft der
OpAmps: Die Außenbeschaltung bestimmt die gesamte Übertragungsfunktion
und die Schleifenverstärkung L des rückgekoppelten Verstärkers, vorausgesetzt, dass die Verstärkung A groß genug ist. So lässt sich trotz der ungenauen
(hohen) Verstärkung eine präzise Übertragungsfunktion realisieren.
In der Frequenzdarstellung lässt sich die Schleifenverstärkung als
L( s ) = − A( s ) ⋅ F ( s)
(5.8)
schreiben. Das wesentliche Problem bei der Rückführung des negativen, verstärkten Eingangssignals besteht darin, dass dieses Signal bei der Überlagerung
mit der Eingangsgröße positiv interferieren könnte. Dann würde sich das Signal über die Schleife selbst regenerieren. Dann verstärkt der OpAmp nicht
mehr, sondern wirkt als Oszillator oder der Ausgang läuft in den maximalen
oder minimalen Spannungsbereich und verharrt dort (clamping).
Damit sich die Schwingungen am Eingang nicht aufschaukeln können, muss
gelten:
• Schleifenverstärkung kleiner als 1,
• Phasenverschiebung betragsmäßig kleiner als -180°
(5.8)
oder über die Laplace-Transformierte ausgedrückt:
•
Arg[−A(jω0dB)F(jω0dB)] > 0°,
wobei ω0dB die Frequenz ist, bei der der Betrag der Schleifenverstärkung 1 (=
0dB) ist. Der kritischste Fall für die Stabilität tritt auf, wenn der Rückkoppelfaktor F(s) = 1 gewählt wird, weill dann Ausgangssignal unverändert auf einen
Eingang geführt wird.
Die Beziehungen 5.8 stellen die Umkehrung der Schwingungsbedingungen für
den Fall dar, dass ein negativ rückgekoppeltes System als Schwingkreis genutzt werden soll. Hier muss die Verstärkung der Amplitude (obere Gleichung)
größer als 1 und die Phasenverschiebung in der Schleife gerade -180° betragen.
Dann genau treten ungedämpfte Schwingungen auf.
Besteht eine Abweichungen von ΦM von -180° und ist die Verstärkung ≤ 1,
dann ist das System stabil. ΦM ist die Phasenreserve (Bild 5.5). Eine
Phasenreserve von 45° wird als ausreichend angesehen, aber 60° werden meist
78
Operationsverstärker
angestrebt.
Die Bedeutung einer Phasenreserve für die Stabilität zeigt sich am deutlichsten
im Zeitbereich, wenn die Sprungantwort des rückgekoppelten Systems betrachtet wird (Bild 5.6). Größere Phasenreserven verbessern also das
Einschwingverhalten des Ausgangssignals des Verstärkers.
Arg A(j
F(j
A(j
F(j
104dB
20dB/Dekade
0dB
180
40dB/Dekade
135
90
0
0dB
Bild 5.5 Bode Diagramm eines zweistufigen OpAmp mit negativer Rückkopplung. ΦM ist die
Phasenreserve.
vout(t)/Aν0
ω(t)
Bild 5.6 Sprungantwort eines Systems zweiter Ordnung für verschiedene Phasenreserven von
45° bis 70° .
79
Operationsverstärker
5.2.2 Frequenz- und Phasenkorrekturen
Mit dem unten in Bild 5.7 gezeigten Kleinsignalersatzschaltbild eines
zweistufigen Verstärkers kann man dessen Polstellen ermitteln:
1
1
(5.9)
p '1 = −
p '2 = −
RI CI
RII CII
Die beiden Ausgangswiderstände RI und RII sind naturgemäß groß, damit eine
hohe Spannungsverstärkung über beide Stufen erreicht wird. Deshalb sind die
Polfrequenzen beide nahe beieinander und recht klein. Die Phasenreserve ist
wird dann aber ebenfalls sehr gering und ist nicht ausreichend. Deshalb muss
der Frequenzgang des Verstärkers korrigiert werden, indem man den nicht
dominanten Pol zu größeren Frequenzen hin verschiebt.
Bild 5.7 Ersatzschaltbild eines zweistufigen Operationsverstärkers.
Eine wichtige Methode zur Frequenzkorrektor ist die Miller Kompensation.
Dabei wird ein Kondensator Cc zwischen den Ausgang der ersten Stufe und
den Eingang der zweiten Stufe geschaltet (Bild 5.8).
Bild 5.8 Ersatzschaltbild eines zweistufigen Operationsverstärkers mit Millerkapazität Cc.
Dieser Kondensator erhöht
1. die effektive Kapazität CI um den Faktor (gmIIRII )Cc. Deshalb wird die
Frequenz des ersten Pols von p’1 zu einer deutlich niedrigeren Frequenz
p1 verschoben, und
2. wegen der negativen Rückkopplung wird der Ausgangswiderstand der
zweiten Stufe verkleinert. Die neue Polstelle p2 liegt bei einer höheren
Frequenz als p’2.
Aus dem Ersatzschaltbild folgt für die Verstärkung
80
Operationsverstärker
vout ( s )
g I g II RI RII (1 − sCc / g II )
=
vin ( s ) 1 + s [ RI (CI + CII ) + RII (Cc + CII ) + g II RI RII Cc ] + s 2 RI RII [CcCI + Cc (CI + CII )]
(5.10)
g I g II RI RII = Aν (0) ist die Gleichstromverstärkung des OpAmps. Wenn wir
annehmen, dass die beiden Pole nach der Korrektur weit auseinander liegen,
dann können wir aus 5.10 die beiden Polstellen berechnen:
1
g II CC
(5.11)
p1 = −
p2 = −
g II RI RII CC
CI CII + CC (CI + CII )
Die kapazitiven Lasten CI und CII sind unterschiedlich. Die Kapazität CII ist,
weil dort die externe Lastkapazität des OpAmps eingeht, deutlich größer. Die
Kompensationskapazität CC ist wiederum größer als CI. Folglich gilt die
Relation CII >> CC >> CI. Mit dieser Beziehung kann der Pol p2
näherungsweise durch das Verhältnis
g
(5.12)
p2 ≈ − II
CII
Ausgedrückt werden.
Ein Nachteil der Frequenzkompensation besteht darin, dass mit der Vorwärtskopplung über CC eine Nullstelle z1 in der Übertragungsfunktion entsteht, die
in der rechten positiven Halbebene liegt:
g
(5.13)
z1 ≈ II
CC
Eine solche Nullstelle wirkt wie ein Pol in der negativen Halbebene und damit
ist eine Phasenverschiebung verbunden, die die Phasenreserve reduziert. Deshalb müssen die Frequenzen, bei denen p2 und z1 auftreten, soweit noch oben
verschoben werden, dass sie außerhalb des praktisch relevanten Bereichs zwischen 0 und GB liegen. Dann verhält sich das System wie ein Tiefpass erster
Ordnung. Bild 5.9 zeigt Frequenzgang und Phasengang für den Operationsverstärker vor und nach der Kompensation. Offensichtlich begrenzt die auftretende Nullstelle die Grenzfrequenz zusätzlich. Deshalb gibt es verschiedene Verfahren, die Vorwärtskopplung über den Miller-Kondensator zu eliminieren
[AllanHolberg02]. In diesem Lehrbrief wollen wir darauf nicht weiter eingehen.
Wenn wir auf die Transistoren in der Schaltung aus Bild 5.3 Bezug nehmen, in
der auch bereits der Kompensationskondensator CC eingezeichnet ist, dann
können wir nach den Kapitel 3.2 und 4.2 die Leitwerte der beiden Verstärkerstufen gI und gII mit den Leitwerten der Transistoren M1, gm1, oder bei
perfektem Matching auch von M2, gm2, bzw. mit dem Leitwert der Transistors
81
Operationsverstärker
Arg A(j
F(j
A(j
F(j
M6, gm6, identifizieren.
Bild 5.9 Bode Diagramm eines zweistufigen OpAmp: Die Verstärkung(oben) ist vor und nach
der Kompensation und die Phasenkennlinie (Mitte) nach der Kompensation gezeichnet. Unten
sehen wir die Wurzelortverschiebung durch Einführen des Millerkondensators.
Die Formeln für die Lage des nicht dominanten Pols, der Bandbreite und der
Nullstelle in der rechten Halbebene sind damit:
p2 ≈ −
g II − g m 6
≈
CII
CL
z1 ≈
g II g m 6
=
CC CC
(5.14)
Bei der Berechnung von GB müssen wir die Gleichverstärkung aus Glg. (5.10,
für den Fall s → 0) mit dem Betrag des dominanten Pols p1 multiplizieren.
Wir erhalten
GB ≈
"
gI
Cc
(5.15)
Übungsaufgabe
Beweisen Sie die Formel 5.15 mit Hilfe der im Text abgeleiteten Beziehungen!
Soll nun eine bestimmte Phasenreserve durch eine geeignete Wahl der Miller-
82
Operationsverstärker
Kapazität erreicht werden, dann sind Vorgaben über die Lage der Nullstelle
relativ zu GB notwendig. In der Regel wird davon ausgegangen, dass z1 bei der
zehnfachen Frequenz von GB liegt. Für ΦM = 60° gilt dann:
Φ M = ±180° − Arg [ A( jω ) F ( jω )] =
±180° − tan −1
120° = tan −1
ω
p1
− tan −1
ω
p2
− tan −1
ω
z1
= 60°
GB
GB
GB
+ tan −1
+ tan −1
p1
p2
z1
(5.16)
Mit der Definitionsgleichung von GB, der Annahme, dass die Gleichverstärkung sehr groß ist (tan-1 (∞) = 90°) und mit der gewählten Nullstellenfrequenz
erhalten wir
120° = tan −1 Aν (0) + tan −1
24,3° = tan −1
GB
+ tan −1 0,1
p2
GB
p2
(5.17)
Aus dieser Formel folgt direkt, dass die Pol p2 oberhalb von 2,2GB liegen
muss.
Die angenommene Phasenreserve von 60° bedingt die folgenden Zusammenhänge:
gm6
g
g
g
> 10 m 2 , g m 6 > 10 g m 2 , m 6 > 2, 2 m 2
CC
CC
C2
CC
(5.18)
Aus diesen Gleichungen folgt dann
CC > 2, 2
"
CII
= 0, 22CL
10
(5.19)
Übungsaufgabe
Zeigen Sie unter den gleichen Annahmen, dass für eine Phasenreserve von 45°
der zweite Pol bei der Frequenz von 1,22GB liegen muss!
83
Operationsverstärker
5.3 Designbeispiel
In den vorherigen Abschnitten wurden die allgemeinen Aspekte des Designs
von CMOS-Operationsverstärkern behandelt. Daraus wird im Folgenden eine
systematische Designmethodik für einen zweistufigen Operationsverstärkers
mit NMOS-Eingangsdifferenzstufe entwickelt, wie er in Bild 5.10 gezeigt ist.
Bild 5.10 Schaltplan eines ungepufferten 2stufigen OpAmps mit NMOS Eingängen. Die Transistoren M1 bis M5 bilden die erste Stufe (I), die Transistoren M6 und M7 die zweite (II).
Wir gehen davon aus, dass die Transistoren, soweit nötig, perfekte Passung
aufweisen und für die Kleinsignalparameter gilt: gm1 = gm2 = gI; gm6 = gII ; gds2
+ gds4 = GI und gds6 + gds7 = GII .
Es gibt, wie die vorherigen Abschnitte zeigen, die folgenden relevanten Parameter, die das Verhalten des Verstärkers festlegen:
1. Slew-Rate, Ausgangsanstiegsgeschwindigkeit:
SR =
I5
CL
2. Verstärkung der ersten Stufe
Aν 1 =
− g m1
−2 g m1
=
g ds 2 + g ds 4 I 5 (λ2 + λ4 )
3. Verstärkung der zweiten Stufe
84
Operationsverstärker
Aν 2 =
− gm 6
− g m1
=
g ds 6 + g ds 7 I 6 (λ6 + λ7 )
4. Verstärkungsbandbreiteprodukt
GB =
g m1
Cc
5. Ausgangspol
p2 =
− gm 6
CL
6. Nullstelle in der rechten Halbebene
z1 =
gm6
Cc
7. Positive Gleichtaktunterdrückung (CMRR)
I5
− VT 03 (max) + VT 1 (min)
ß3
Vin (max) = VDD −
8. Negative Gleichtaktunterdrückung (CMR)
Vin (min) = VSS +
I5
+ VT 1 (max) + VDS 5 ( sat )
ß1
9. Sättigungsspannung
VDS ( sat ) =
2 I DS
ß
Um
das
Design
tatsächlich
durchzuführen,
Spezifikationswerte für den OpAmp definiert sein:
1.
2.
3.
4.
5.
6.
7.
müssen
folgende
Gleichspannungsverstärkung, Aν(0)
Verstärkungsbandbreiteprodukt GB
Eingangsgleichtaktbereich ICMR
Lastkapazität CL
Slew-Rate, Ausgangsanstiegsgeschwindigkeit
Ausgangsspannungsbereich
Verlustleistung, Pdiss
Um diese Spezifikationen in ein Design in der vorgegebenen Technologie
umzusetzen, wird folgendermaßen verfahren. Zuerst wird eine einheitliche
Kanallänge für die Transistoren im Design gewählt. Diese Wahl bestimmt den
Kanallängenmodulationsfaktor λ, der in die Verstärkung eingeht. In der Regel
wählen wir eine Länge die in etwa zweimal so groß ist, wie die minimal
zulässige Kanallänge im verwendeten Prozess. Dies ist meistens ausreichend,
um den Einfluss von λ zu begrenzen.
85
Operationsverstärker
Der nächste Schritt ist die Wahl der Kompensationskapazität Cc. Mit dieser
Kapazität kann der Pol des Ausgangssignals p2 verschoben werden. Wird der
Pol auf mindestens das 2,2-fache des Verstärkungsbandbreiteprodukts GB
gelegt, bekommen wir mindestens 60° Phasenreserve. Dazu ist aber gleichzeitig die Nullstelle in der rechten Halbebene z1 auf mindestens 10GB zu legen.
Diese Lage von Pol und Nullstelle wird, wie gezeigt wurde, durch den folgenden minimalen Wert für Cc erreicht:
Cc >
2, 2
CL
10
Die Ausgangsanstiegsgeschwindigkeit wird vom Basisstrom der Differenzstufe
bestimmt. Diesen Strom, I5, können wir aus der Spezifikation der Slew-Rate
für die gewählte Kapazität des Kompensationskondensators berechnen:
I 5 = SR(Cc )
.
Liegt keine Vorgabe für die Ausgangsanstiegsgeschwindigkeit vor, dann kann
man aus der Spezifikation (falls vorhanden) für die Ausgangseinschwingzeit
einen Wert abschätzen, in dem wir ein Zehntel der Einschwingzeit für den
Anstieg auf die halbe Versorgungsspannung vorgeben.
M3 ist der erste Transistor, der zu dimensionieren ist. (W/L)3 richtet sich dabei
nach der Spezifikation für die positive Gleichtaktunterdrückung (CMR). Wie
aus der Formel (Eintrag 7 in obiger Liste) durch Auflösen nach den Transistorabmessungen folgt, gilt hier:
I5
⎛W ⎞
⎜ ⎟ = '
2
⎝ L ⎠3 K 3 (VDD − Vin (max) − VT 03 (max) + VT 1 (min) )
VT 03 (max) ist dabei die maximale Einsatzspannung des Transistors M3 und
VT 1 (min) die minimale Einsatzspannung des Transistors M1. Die Leitwerte der
Eingangstransistoren folgen aus Cc und GB (siehe Eintrag 4 in obiger Liste):
GB =
g m1
Cc
.
Die Transistorabmessungen für M1 können dann mit gm1 berechnet werden:
g 2 m1
⎛W ⎞
⎜ ⎟ = '
⎝ L ⎠1 K 1 ⋅ I 5
.
Nun können wir den Sättigungsstrom I5 den wir aus der Spezifikation der
Slew-Rate bestimmt haben, verwenden um den Transistor M5 zu
dimensionieren. Die Formel für die negative Gleichtaktunterdrückung (Eintrag
8 in obiger Liste) können wir nach der relevanten Spannung an M5, VDS5,
86
Operationsverstärker
auflösen:
VDS 5 = Vin (min) − VSS −
I5
− VT 1 (max)
ß1
Wenn diese Sättigungsspannung sehr klein ausfällt, dann werden große
Transistorabmessungen bei M5 benötigt, um den Strom I5 zu liefern. Wenn die
Spannung negativ wird, was physikalisch nicht zulässig ist, dann kann die
Spezifikation für ICMR, also den Gleichtakteingangsspannungsbereich mit der
vorhandenen Technologie evtl. nicht erfüllt werden. Dann muss I5 kleiner
gewählt werden und dies hat Auswirkungen auf die Slew-Rate. Diese Änderung ist aber in allen vorherigen Designschritten wieder einzuarbeiten.
Wenn VDS5 berechnet worden ist, dann folgt für das Weiten/Längenverhältnis
aus der 9. Formel der obigen Liste:
VDS 5 ( sat ) =
2 I5
W
I
⇒ 5= ' 5 2
ß5
L5 K5 (VDS 5 )
Mit dieser Berechnung ist der Entwurf der ersten Stufe abgeschlossen. Für die
Ausgangsstufe muss zuerst die Lage des Ausgangspols p2 geeignet eingestellt
werden. Bei einer Phasenreserve von 60° gilt wegen
p2 =
− gm 6
CL
für den Leitwert von M6
g m 6 = 2, 2
g m 2CL
Cc
.
Für eine ausreichende Phasenreserve ist der Leitwert von M6 mindestens zehnmal so groß wie gm1. Um I6, W6 und L6 für den Transistor M6 festzulegen, gibt
es zwei Möglichkeiten. Die erste besteht darin, den Stromspiegel der ersten
Stufe (M3 und M4) und den Transistor M6 passend zu den Anforderungen
auszulegen. Dazu muss VSG4 und VSG5 gleichgesetzt werden. Aus der Formel
für gm = K’(W/L)(VGS-VT) erhalten wir dann
⎛ W ⎞ ⎛ W ⎞ gm 6
⎜ ⎟ =⎜ ⎟
⎝ L ⎠6 ⎝ L ⎠4 g m 4
.
Wenn wir W6 und L6 sowie gm6 kennen, folgt I6 aus der Formel
I6 =
g 2 m 6C L
⎛W ⎞
2 K '6 ⎜ ⎟
⎝ L ⎠6
87
Operationsverstärker
der gesuchte Strom von M6. Nun muss überprüft werden, ob die maximale
Ausgangsspannung noch erreicht wird. Ist dies nicht der Fall, dann kann das
W/L-Verhältnis von M6 oder der Strom erhöht werden, bis dies wieder zutrifft.
Dann wird aber der Strom von M3 nicht mehr exakt nach M4 gespiegelt!
Die Dimensionierung der Ausgangsstufe kann auch so bestimmt werden, dass
der Strom aus dem Leitwert gm6 und der nötigen Sättigungsspannung VDS(sat)
von M6 berechnet wird. VDS(sat) ist durch den Ausgangsspannungsbereich
vorgegeben. Wir erhalten
g m 6C L
⎛W ⎞
⎜ ⎟ =
⎝ L ⎠6 K '6 VDS 6 ( sat )
.
Egal wie die Abmessungen von M6 bestimmt wurden, ist es ratsam, jetzt die
Verlustleistungsspezifikation zu überprüfen, da dieser Transistor den größten
Leistungsbedarf in der Schaltung aufweist.
Die W/L-Verhältnisse von M7 bestimmen sich aus dem Stromverhältnis von
M6 und M5:
⎛ W ⎞ ⎛ W ⎞ ⎛ I6 ⎞
⎜ ⎟ =⎜ ⎟ ⎜ ⎟.
⎝ L ⎠ 7 ⎝ L ⎠5 ⎝ I 5 ⎠
Damit ist der erste Grobentwurf fertig und wir können nun zum Abschluss die
Verstärkung berechnen:
⎛
⎞
2 gm 2 gm6
Aν = Aν 1 Aν 2 = ⎜
⎟.
⎝ I 5 (λ2 + λ4 ) I 6 (λ6 + λ7 ) ⎠
Sollte die Verstärkung zu klein ausfallen, können einige Korrekturen durchgeführt werden. Tabelle 5.1 zeigt den Einfluss von Transistorabmessungen und
Strömen im OpAmp auf die Parameter des Verstärkers. Sobald aber ein
Parameter im Design, also die Weite oder Länge eines Transistors geändert
wurde, muss aber der Designzyklus nochmals komplett durchlaufen werden,
um die Übereinstimmung mit der Spezifikation sicher zu stellen.
Vergrößern
DC-Verst.
Verst.*Bandbr.
GB
Lage Nullst.
Slew Rate
Last CL
ID5
1/2
(↓)
(↑)1/2
ID7
(↓)
1/2
(↑)1/2
↑
W/L1,2
1/2
(↑)
(↑)1/2
L1,2
↑
L3,4
↑
W6/L6
(↑)
1/2
W7
L7
Cc
↑
↓
(↑)1/2
↓
↓
↓
Tabelle 5.1 Einfluss von Transistorabmessungen und Strömen im OpAmp auf die Designparameter des Verstärkers.
88
Operationsverstärker
5.3.1 Transistordimensionierung für 0,8µm CMOS
Um die obige Methodik praktisch einzuüben, geben wir folgende
Spezifikationen vor, die dann in ein Design in der 0,8µm CMOS-Technologie
realisiert werden sollen (Parameter aus Tabelle 2.1). Als MindestPhasenreserve geben wir 60° vor und die Kanallänge soll einheitlich 1,0µm bei
allen Transistoren betragen.
Aν > 5000 V/V
Verst.*Bandbr. (GB): 5 MHz
Vout-Bereich: ± 2V
VDD = 2,5 V
CL = 10 pF
ICMR = -1 bis 2V
VSS = -2,5V
Slew Rate > 10V/µs
Pdiss ≤ 2mW
Tabelle 5.2 OpAmp-Spezifikationswerte
Als erstes berechnen wir den Kompensationskondensator Cc der für 60° Phasenreserve größer als 22% der Lastkapazität CL sein sollte. Cc > 0,22 ⋅10pF =
2,2 pF, also der Einfachheit halber Cc = 3pF.
Als nächstes wird die Slew-Rate-Spezifikation berücksichtigt:
I 5 = SR(Cc ) > (10V / µs )( 3 pF ) = 30µA .
Als erste Transistorweite wird W3 berechnet. Diese Größe richtet sich dabei
nach der Spezifikation für die positive Gleichtaktunterdrückung (CMRR):
W3 =
I5
K (VDD − Vin (max) − VT 03 (max) + VT 1 (min) )
'
3
30µA
50 ⋅10
−6
( 2,5V − 2,0V − 0,85V + 0,55)
2
2
=
= 15µm
Weil M3 und M4 einen Stromspiegel bilden, ist auch die Weite von M4, W4,
15µm.
Der nächste Schritt ist die Berechnung von gm1, dem Transistorleitwert der
Eingangstransistoren,
GB =
g m1
⇒ g m1 = ( 5 ⋅106 ) ( 2π ) ( 3 ⋅10−12 ) = 94, 25µS
Cc
aus dem die W/L-Verhältnisse für M1 und M2 folgen:
g m12
W1 W2
94, 252
=
=
=
= 2,79 ≈ 3
L1 L2
2 K N ' I1 2 ⋅ 110 ⋅15
Die nächste zu Größe, die jetzt bestimmt werden kann, ist VDS5:
89
Operationsverstärker
VDS 5 = Vin (min) − VSS −
−1V − ( −2,5V ) −
I5
− VT 1 (max) =
ß1
30 ⋅10−6
V − 0,85V = 0,35V
3 ⋅110 ⋅10−6
Aus VDS5 folgt das W/L-Verhältnis für M5:
VDS 5 ( sat ) =
2I5
W
2I
⇒ 5= ' 5 2 =
ß5
L5 K5 (VDS 5 )
2 ( 30 ⋅10−6 )
110 ⋅10−6 (0,35)2
.
= 4, 49 ≈ 4,5
Dann wird der Transistorleitwert vom M6 berechnet. Wegen gm1 = gm2 ergibt
sich
g m 6 = 2, 2
g m 2CL
g 10 pF
= 2, 2 m1
= 942,5µS
Cc
2, 2 pF
.
Der Leitwert gm4 kann im Arbeitspunkt aus dem Basisstrom I5 berechnet werden: ID4 = I5/2 und wir erhalten:
⎛W ⎞
g m 4 = 2 K P ' ⎜ ⎟ I D 4 = 2 ⋅ 50 ⋅ 10−12 ⋅15 ⋅15 = 150µS
⎝ L ⎠4
.
Wenn nun gm4, W4/L4 und gm6 bekannt sind, können wir aus
⎛ W ⎞ ⎛ W ⎞ gm 6
⎜ ⎟ =⎜ ⎟
⎝ L ⎠6 ⎝ L ⎠ 4 g m 4
die Weite und Länge von M6 bestimmen: W6/L6 = 94,25 ≈ 94. Ist diese Größe
bekannt, folgt der Strom in M6:
( 942,5 ⋅10 ) = 94,5µA ≈ 95µA
g 2m6
I6 =
=
.
2 ⋅ 50 ⋅10−6 ( 94 )
⎛W ⎞
2 K '6 ⎜ ⎟
⎝ L ⎠6
−6 2
Der letzte Transistor, der dimensioniert werden muss, ist M7. Aus der
relevanten Formel
⎛ W ⎞ ⎛ W ⎞ ⎛ I6 ⎞
⎜ ⎟ =⎜ ⎟ ⎜ ⎟
⎝ L ⎠ 7 ⎝ L ⎠5 ⎝ I 5 ⎠
90
Operationsverstärker
folgt W7/L7 = 14,25 ≈ 14.Nun können wir die Spezifikation der minimalen
Ausgangsspannung für die berechneten Designparameter überprüfen. Bei
dieser Spannung geht der Transistor M7 aus der Sättigung (I6 = I7):
Vmin (out ) = −2.0V ==> VDS 7 ( sat ) ≤ 0,5V
VDS 7 ( sat ) =
2I7
2 ⋅ 95
=
= 0,351V
110
⋅
14
' W7
KN
L7
Dieser Wert von VDS7(sat) liegt unterhalb der durch die minimale
Ausgangsspannung definierte Grenze.
Zum Schluss können wir noch die Verlustleistung und die Verstärkung ausrechnen und mit der Spezifikation vergleichen. Die Verlustleistung ist das
Produkt aus den summierten Strömen und der Versorgungsspannung:
Pdiss = 5V ( 30µA + 95µA) = 0,625mW
Für die Verstärkung erhalten wir
⎛
⎞
2 gm 2 gm6
Aν = ⎜
⎟=
⎝ I 5 (λ2 + λ7 ) I 6 (λ6 + λ7 ) ⎠
⎛
⎞
2 ⋅ 942,5 ⋅ 92, 45 ⋅10−12
= 7696V / V
⎜
−12 ⎟
30(0,04
0,05)95(0,04
0,05)
10
+
+
⋅
⎝
⎠
Beide Werte liegen in der Spezifikation. Damit ist der Grobentwurf fertig und
das Design (Bild 5.11) kann nun mit Simulationen genauer analysiert werden.
91
Operationsverstärker
Bild 5.11 Schaltplan des ungepufferten 2stufigen OpAmps mit berechneter Dimensionierung.
5.3.2 Simulation
Die berechneten Transistordimensionen basieren auf einfachen Modellen.
Deshalb sind Simulationen mit SPICE (oder einem anderen Schaltkreissimulator nötig (ELDO, SMASH) nötig, denn wir haben insbesondere alle parasitären
Kapazitäten in den Transistoren der Implementierung vernachlässigt und diese
zusätzlichen Kondensatoren können sich auf den Frequenzgang in Betrag und
Phase auswirken. Auch die vernachlässigte Kanallängenmodulation ist zu
berücksichtigen.
Zur Simulation verwenden wir natürlich die gleiche 0,8µm CMOS Technologie aus Tabelle 2.1, für die wir auch SPICE-Parameter haben. Zuerst simulieren wir die statische Transferkennlinie (.DC-Analyse) bei der der negative
Eingang des Verstärkers auf der analogen Masse (0V: Mitte zwischen 2,5V
und -2.5V)) liegt und der andere Eingang von -5mV auf +5mV hoch läuft (Bild
5.12). Danach wird der Frequenzgang mit einer Kleinsignal-Wechselstromanalyse simuliert (.AC-Analyse), Bild 5.13.
Das SPICE-Modell besteht aus einem Subcircuit für den OpAmp und aus den
Steueranweisungen, sowie der externen Beschaltung des Verstärkers:
OPEN LOOP CONFIGURATION
VIN+ 1 0 DC 0 AC 1.0
VDD 4 0 DC 2.5
VSS 0 5 DC 2.5
VIN- 2 0 DC 0
CL 3 0 10P
X1 1 2 3 4 5 OPAMP
.subckt OPAMP 1 2 6 8 9
M1 4 2 3 3 NMOS1 W = 3U L = 1U AD = 18P AS = 18P PD = 18U PS = 18U
M2 5 1 3 3 NMOS1 W = 3U L = 1U AD = 18P AS = 18P PD = 18U PS = 18U
M3 4 4 8 8 PMOS1 W = 15U L = 1U AD = 90P AS = 90P PD = 42U PS = 42U
M4 5 4 8 8 PMOS1 W = 15U L = 1U AD = 90P AS = 90P PD = 42U PS = 42U
M5 3 7 9 9 NMOS1 W = 4.5U L = 1U AD = 27P AS = 27P PD = 21U PS = 21U
M6 6 5 8 8 PMOS1 W = 94U L = 1U AD = 564P AS = 564P PD = 200U PS = 200U
M7 6 7 9 9 NMOS1 W = 14U L = 1U AD = 84P AS = 84P PD = 40U PS = 40U
M8 7 7 9 9 NMOS1 W = 4.5U L = 1U AD = 27P AS = 27P PD = 21U PS = 21U
92
Operationsverstärker
CC 5 6 3.0P
.MODEL NMOS1 NMOS VTO = 0.70 KP = 110U GAMMA = 0.4 LAMBDA = 0.04 PHI =
+ 0.7 MJ = 0.5 MJSW = 0.38 CGBO = 700P CGSO = 220P CGDO = 220P CJ = 770U
+ CJSW = 380P LD = 0.016U TOX = 14N
.MODEL PMOS1 PMOS VTO = -0.70 KP = 50U GAMMA = 0.57 LAMBDA = 0.05 PHI =
+ 0.8 MJ = 0.5 MJSW = 0.35 CGBO = 700P CGSO = 220P CGDO = 220P CJ = 560U
+ CJSW = 350P LD = 0.014U TOX = 14N
IBIAS 8 7 30U
.ENDS
.OP
.TF V(3) VIN+
.DC VIN+ -0.005 0.005 100U
.PRINT DC V(3)
.AC DEC 10 1 10MEG
.PRINT AC VDB(3) VP(3)
.PROBE
.END
In den beiden Modelkarten .MODEL NMOS1 und .MODEL PMOS1 treten die
Transistorparameter aus Tabelle 2.1 zuzüglich Parametern für die parasitären
Kapazitäten (z.B. Gate-Source-Überlapp CGSO usw.) und die Gateoxiddicke
TOX auf.
93
Operationsverstärker
Bild 5.12 Statische Transferkennlinie des nicht rückgekoppelten OpAmps: Oben Vin-, Mitte
Vin+, Unten: Ausgangsspannung aufgetragen gegen Vin-.
Aus der Übertragungsfunktion (Bild 5.12) können wir den maximalen Ausgangsspannungsbereich (-2,5V bis +2.4V) ablesen und bei entsprechender Vergrößerung auch den Eingangsoffset ermitteln. Die Gleichspannungsverstärkung lässt sich durch Ableitung an der Null-Volt-Linie abschätzen.
Der Bode-Plot (5.13) zeigt, dass die Schaltung gut kompensiert ist und dass
wir in Bezug auf die Phasenreserve sogar 65° statt 60° erreichen. GB liegt
leicht oberhalb der Vorgabe bei 5,3 MHz.
Mit der Beschaltung als Spannungsfolger können wir den
Eingangsgleichtaktbereich simulieren (.DC-Kennlinie mit Eingangsspannungsrampe von -2.5V bis + 2,5V) und die auch Slew-Rate nachprüfen
(Stufenfunktion am Eingang bei spezifizierter Last im Rahmen einer Transientenanalyse). Dazu sind die Knoten 2 und 3 in der Netzliste kurzzuschließen
X1 1 3 3 4 5 OPAMP
Bild 5.13 Bode-Diagramm Oben: Verstärkung, unten Phasenlage. Die Gleichstromverstärkung
beträgt 80dB und sie fällt mit 20 dB pro Dekade ab. GB liegt bei 5,3MHz, die Phasenreserve
(siehe unten) beträgt etwa 65°.
Mit dieser Konfiguration können wir den Eingangsgleichtaktbereich ermitteln
(.DC-Kennlinie mit Eingangsspannungsrampe von -2.5V bis + 2,5V) und die
Slew-Rate nachprüfen (Stufenfunktion am Eingang bei spezifizierter Last im
Rahmen einer Transientenanalyse).
94
Operationsverstärker
"
Übungsaufgabe
Führen Sie die nötigen SPICE-Simulationen durch für den Spannungsfolger
zur Berechnung des Eingangsgleichtaktbereichs (ICMR) und der Ausgangsanstiegsgeschwindigkeit bei einer Last von 10pF. Ermitteln Sie die mittlere Leistungsaufnahme der Schaltung und vergleichen Sie die gefundenen Werte mit
den Spezifikationsvorgaben. Verwenden Sie SystemVision als SPICE-Netzlistensimulator [ET-SIM-A32].
5.4 Zusammenfassung
In diesem Kapitel wurde das Verhalten von Operationsverstärkern analysiert
und eine Designmethodik für einfache OpAmps vorgestellt. Operationsverstärker brauchen eine hohe Spannungsverstärkung und werden deshalb mindestens
zweistufig ausgeführt. Die erste Stufe ist ein Differenzverstärker, die zweite
ein Spannungsverstärker (CS-Stufe mit aktiver PMOS-Last). Um solche
Schaltungen nach Maßgabe von Spezifikationswerten designen zu können,
wurde das Verhalten der Schaltung mit qualitativen Methoden anhand von
einfachen (Kleinsignal-) Modellen studiert.
Besonders zu beachten ist die Stabilität bei diesen Verstärkern, da diese meist
in Rückkopplung über eine externe Beschaltung eingesetzt werden. Das
besondere an OpAmps ist nämlich, dass über die Rückkopplung das Verhalten
(genauer die Operation), sehr präzise festgelegt werden kann, auch dann wenn
die Verstärkung der Schaltung selbst keinesfalls genau festliegt. Um dann das
Schwingen zu verhindern, muss das System eine ausreichende Phasenreserve
aufweisen. Es gibt dazu verschieden Kompensationsverfahren. In diesem
Lehrbrief wurde die Kompensation über eine Miller-Kapazität behandelt, mit
der die beiden Pole der zweistufigen Verstärkerstruktur zu geeigneten
Frequenzen hin verschoben werden. Der dominante Pol, der die
Einheitsverstärkungsgrenzfrequenz (GB) bestimmt, verschiebt sich zu tieferen
Frequenzen hin. Der nicht dominante Pol wird zu hohen Frequenzen
verschoben, die etwa bei 3GB liegen. Die positive Nullstelle wird bei 10GB
platziert.
Die Einstellgröße ist bei dieser Korrektur des Frequenzgangs die
Millerkapazität, die ein bestimmtes Vielfaches der vorgegebenen Lastkapazität
95
Operationsverstärker
(0,22CL) erreichen muss. Nachdem die Schaltung kompensiert ist, werden
zunächst die Gleichstromparameter (ICMR) und die Slew-Rate umgesetzt.
Dann wird der Leitwert der Eingangsdifferenzstufe aus der Vorgabe von GB
ermittelt. Dann werden anhand der Vorgaben für die Ausgangspannungsbereiche die Transistoren der zweiten Stufe dimensioniert und abschließend die
Gleichstromverstärkung geprüft. Gegebenenfalls sind Nachiterationen nötig.
Diese handberechneten Designparameter werden mit Hilfe von SPICE-Simulationen abschließend mit der Spezifikation verglichen. Es sind ggf. noch
bestimmte Ströme und Transistorweiten zu justieren.
Die hier behandelte OpAmp-Struktur kann für alle Anwendungen verwendet
werden, in der es nicht auf einen niedrigen Ausgangswiderstand ankommt, wie
er zum Treiben resistiver Lasten notwendig wäre. Der millerkompensierte
OpAmp ist eine gute Grundlage für komplexere Verstärkerarchitekturen, wie
etwa den Kaskoden-OpAmp mit höheren GB-Werten.
96
Zusammenfassung und Schluss
6. Zusammenfassung und Schluss
In diesem Lehrbrief wurden die Grundlagen der CMOS Analogtechnik behandelt. Der Analogentwurf von integrierten Schaltungen ist komplexer als der
von digitalen Schaltkreisen, weil hier das physikalische Verständnis für die
Bauelementeigenschaften und die elektrischen Eigenschaften der Schaltungskomponenten nötig ist. Die Designaufgabe kann nicht mit Synthesetools gelöst
werden, die wie bei digitalen Entwürfen aus einer Verhaltensbeschreibung
einen Schaltplan aus elektrischen Komponenten generieren und optimieren.
Analoge Schaltungen lassen sich stets in Grundfunktionen aufteilen (OpAmps,
Komparatoren, Verstärker, Strom- und Spannungsquellen, Strom- und
Spannungsreferenzen). Deshalb wird eine komplexe Designaufgabe, z.B. der
Entwurf eines Analog-Digital-Umsetzers, zuerst in einzelne Teilaufgaben für
die Baugruppen zerlegt, die dann nacheinander entwickelt und aufeinander
abgestimmt werden (Bottom-Up-Design).
Der analoge Entwurf beruht im Gegensatz zum digitalen auf mathematischen
Analysen mit Papier und Bleistift. Der Computer wird nur zur Verifikation und
zur Korrektur von Schaltungseigenschaften eingesetzt.
Die analoge Entwurfsaufgabe lässt sich über standardisierte Vorgehensweisen
(Designrezepturen) bewältigen. Diese Verfahrensweisen zeichnen sich dadurch
aus, dass sie festlegen welcher Spezifikationswert welchen DC-Strom bzw.
welche Transistorabmessung (Weite und Länge) bestimmt. Mit Voruntersuchungen wird zuerst eine analogtaugliche einheitliche Kanallänge ermittelt, bei
der der Kanallängenmodulationseffekt hinreichend klein ausfällt. Dies
reduziert die Zahl der Designvariablen auf die Hälfte. In der Regel versucht
man, die Transistoren der Schaltung im Betrieb im Sättigungszustand zu halten
und folglich die Schaltung aus effektiven Stromquellen aufzubauen.
Wir haben in diesem Lehrbrief die einfachsten MOS-Analogschaltungen im
Detail behandelt: Quellen, Verstärker und Differenzstufen. Nach der Erklärung
der Funktionsweise wurden Designbeispiele besprochen und praktische Schaltungsentwürfe durchgerechnet und anschließend simuliert.
Die Stromsenke oder –quelle ist die grundlegende Schaltung, die sich in allen
analogen Designs mindestens einmal wieder findet. Die ideale Quelle oder
Senke hat einen unendlich hohen Ausgangswiderstand und gibt eine feste
Spannung oder Strom ab (oder nimmt diesen auf), unabhängig von der Ausgangspannung. In realiter ist der Ausgangswiderstand von solchen Schaltungen
endlich und der Ausgangsspannungsbereich beschränkt. Das Ziel des Analogdesigns von Quellen und Senken ist es, Spannungsbereich und Ausgangsimpedanz in den Bereich zu bringen, den die Spezifikation verlangt. Dazu wurden
verschiedene Schaltungsoptionen vorgestellt.
Einstufige MOS-Verstärker finden sich als Komponente in Operationsverstärkern und vielen anderen Schaltungen. Sie bestehen aus einem Transistor und
97
Zusammenfassung und Schluss
einem Widerstand, der als aktive Last ausgeführt, relativ hohe Verstärkungen
ermöglicht und gleichzeitig ein kompaktes Layout erlaubt.
Differenzstufen sind die Standeingangsschaltungen für Analogblöcke, werden
aber auch in Halbleiterspeicherschaltungen als Leseverstärker verwendet. Diese Verstärker verstärken die Differenz von zwei Spannungen und geben das
Differenzsignal massebezogen (single ended) aus. Verstärkung und die Slew
Rate sind in MOS-Technik moderat (100, 20V/µs). Bei MOS-Differenzstufen
tritt prinzipiell eine Eingangsoffsetspannung auf, die technologisch begründet
ist und ein Maß für Transistorreproduzierbarkeit in der verwendeten Technologie darstellt. Die Gleichtaktunterdrückung ist gut, insbesondere wenn geeignete Stromquellen (Kaskodenschaltung) verwendet werden. Es lassen sich
geringe Verlustleistungen realisieren und dies ist günstig für die Hochintegration.
Als komplexere Schaltung haben wir den Operationsverstärker besprochen, der
sich aus einer Stromquelle, einer Differenzeingangstufe und einem CommonSource-Verstärker mit aktiver PMOS-Last zusammensetzt. OpAmps müssen in
Frequenzgang und Phasenlage kompensiert werden, damit die Schaltung im
Fall der Rückkopplung stabil bleibt. Wir haben die Methode der kapazitiven
Stabilisierung mit einem Miller-Kondensator zwischen erster und zweiter Stufe
behandelt. Es wurde ein Beispieldesign für einen OpAmp mit typischen Spezifikationswerten durchgeführt und mit SPICE-Simulationen verglichen.
Die in diesem Lehrbrief erarbeiten Designstrategien lassen sich auf jede
CMOS-Technologie übertragen und anwenden. Nach der Durcharbeitung
können Sie also die hier vorgestellten Designs selbst durchführen. Weiter
Schaltungsbeispiele finden sich in der Literatur (siehe Literaturverzeichnis)
oder in Fachzeitschriften, wie im Journal of Solid State Circuits (JSSC) der
amerikanischen Ingenieursvereinigung IEEE.
98
Literaturverzeichnis
Literaturverzeichnis
[AllanHolberg02]
P. E. Allan und D. R. Holberg: CMOS Analog
Circuit Design, 2nd ed., Oxford University
Press, Oxford, 2002
[Sansen06]
W.M.C. Sansen, Analog Design Essentials,
Springer, Dordrecht, 2006
[BeRaz03]
Behzad Razavi, Design of Analog CMOS
Integrated Circuits, McGraw-Hill Higher
Education, 2003
[ET-SYS-A21]
B. Hoppe und T. Schumann, Systemspezifikation und Hardwarebeschreibungssprachen,
Schriften des Master of Science Studiums
Elektrotechnik, Koblenz 2007
[ET-SIU-A31]
B. Hoppe, Signalumwandlung, Schriften des
Master of Science Studiums Elektrotechnik,
Koblenz 2008
[ET-SIM-A32]
B. Hoppe, Simulation, Schriften des Master of
Science Studiums Elektrotechnik, Koblenz
2007
[LVDS08]
International Engineering Consortium: LowVoltage Differential Signaling (LVDS),
www.iec.org/online/tutorials/low_voltage
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Stichwortverzeichnis
Stichwortverzeichnis
3dB Frequenz 54
Einheits-Verstärkungs-Bandbreite 75
Abschwächungskoeffizient 18
Einsatzspannung 24
aktive Widerstände 35
Elektronenbeweglichkeit 23
Akzeptoren 14
Elementarladung 16
Applikationsfreigabe 9
Ersatzspannungsquelle 10
Arbeitspunkt 34
Feldoxid 31
Arbeitspunkte 55
Frequenzkompensation 77
Ausgangsanstiegsgeschwindigkeit 66
Fußpunkttransistor 71
Ausgangsleitwert 29
Gateoxid 21
Ausgangswiderstand 40, 46
Gauss-Formel 16
Austrittsarbeiten 17
Gleichstromverstärkung 61, 81
Binärzahl 2
Gleichtakteingangsspannungsbereich 87
Bipolartransistor 13
Gleichtaktunterdrückung 86
Bipolartransistoren 2
Gleichtaktunterdrückungsfaktor 61
Boltzmannkonstante 17
Gleichverstärkung 75
Breadboarding 7
ICMR 62
Bulk-Anschluss 21
Impedanz 52
clamping 78
Induktivitäten 30
CMOS-Analog-Prozess 30
Input Common Mode Voltage 61
CMRR 62
Input Differential Mode Voltage 61
Common-Source-Stufe 47
Kanallängenmodulationsfaktor 24, 42, 43
Constraint 5
Kaskodenschaltung 45
CS-Verstärker 76
Kleinsignal-Modelle 27
Designregeln 43
Knotenanalyse 10
dielektrische Konstante 16
Komparatoren 4
Differenzpaar 47
Kompensation 73
Differenzstufe 61, 76
Kondensatoren 30
Differenzverstärker 59
Kontaktpotenzial 17
Diffusion 15
Laplace-Transformierte 78
Diffusionskonstanten 20
Logik-Synthese 6
Diffusionslängen 20
LSB 3
Diffusionsströme 19
LVDS 59
Diode 14
Majoritäten 15
diode connected 36
Maschenanalyse 10
Dioden 13
Matching 7, 81
Donatoren 14
Miller Kompensation 80
Drain 21
Millerkapazität 80
Dualzahl 2
Millerkapazitäten 27
Eingangsgleichtaktbereich 66
MOS-Kapazität 31
Eingangsleitwert 28
MOS-Switch 37
101
Stichwortverzeichnis
MSB 3
Stabilität 79
NMOS-Last 51
Standardzellendesign 6
NMOS-Transistorschalter 34
Step-Junction 14
Nullstelle 81
Stromsenke 42
Nullstellen 75
Stromspiegelschaltung 39, 76
Nutzsignal 59
strukturelle Beschreibung 8
N-Wannen-Technik 21
Subcircuit 92
OpAmp 39, 73
Substratsteuereffekt 45
Open Loop Gain 74
Substratsteuerfaktor 24
Operationsverstärker 73
SystemVision 95
Overdrive-Spannung 43
Temperaturspannung 17
Parasitäten 8
thermische Energie 20
Phasengang 81
Tiefpasses 75
Phasenreserve 78
Toleranzen 6
Phasenverschiebung 78
Transistorleitwert 23
PMOS-Widerstand 54
Transistorparasitäten 26
pn-Übergang 13
Überlappkapazitäten 27
Polfrequenzen 80
Übertragungskennlinie 48
Polstellen 75
Unity Gain Bandwidth, GB 75
Polygon 6
Verarmungszone 18
Raumladungen 13
Verlustleistung 91
Raumladungsdichte 16
Verstärkung 49, 50, 65
Raumladungszone 18
VHDL 5
Redesigns 7
virtuellen Masse 74
Referenzstrom 40, 43
Vorwärtsspannung 14, 19
Rekombinationsraten 20
Widerstände 32
Rekombinationsvorgänge 19
Worst Case Parameterwerte 44
Sättigungssperrstrom 14, 20
Schalter 33
Schaltplan 8
Schaltungsanalyse 10
Schwingkreis 78
Signal 2
Simulation 9
Slew Rate 66
SOC 1
Source 21
Spannungsteiler 38
Sperrschichtkapazität 18, 27
Sperrschichtkapazitäten 27
SPICE 1
SPICE-Modell 92
Sprungantwort 79
102
Stichwortverzeichnis
103