394956_Fraunhofer Institut ISIT prüft smarttin® auf Herz und Nieren
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Bericht / Projekte 394956 Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) nach verschiedenen Stresssimulationen und Lagerungszuständen (Echtzeit) Inhaltsverzeichnis 1. 2. 3. 4. 5. 6. 7. 8. Einleitung Untersuchungsobjekt (Leiterplatten) Wellenlötsimulation an gealterten Leiterplatten Reflowlötsimulation an gealterten Leiterplatten Rasterelektronenmikroskopie und EDX-Analyse Coulometrische Messungen Löten von SMD-Bauteilen Zusammenfassung 1. Einleitung Die vorliegende Untersuchung dient der Bestimmung der Lötbarkeit von Reinzinnoberflächen nach verschiedenen Belastungssimulationen und durch Wiederaufarbeitung der Lötoberfläche mittels Nachverzinnen (Refresh). In der Untersuchung sollen Unterschiede im Benetzungsverhalten herausgearbeitet werden und die Wirksamkeit des Refresh-Prozesses nachgewiesen werden. Die Proben waren einer Echtzeitlagerung von 6 bzw. 12 Monaten unter Normalatmosphäre und beschleunigten Alterungsprozessen unter trockner und feuchter Wärme ausgesetzt. Die Echtzeitlagerung fand in den Räumlichkeiten der APL Oberflächentechnik GmbH in Lörrach statt. Die Testleiterplatten wurden ohne spezielle Folienverpackung oder Klimatechnik gelagert. Sie waren den natürlichen Temperaturschwankungen und klimatischen Einflüssen vom Mai 2008 bis Juli 2009 ausgesetzt. Die Untersuchungen wurden am Fraunhofer ISiT im Zeitraum von August 2009 – September 2009 durchgeführt. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 1 2. Untersuchungsobjekt (Leiterplatten) Es wurde eine Musterplatine (Bilder 2.1 – 2.2) erstellt, die im Vorfeld der Untersuchung verschiedene Zustände aufwies. Bild 2.1: Leiterplatte – �Reflowlötseite“ Bild 2.2: Leiterplatte - Wellenlötseite Folgende Zustände wurden durch die Fa. APL Oberflächentechnik GmbH geliefert: Nr. Zustand Verzinnungsdatum 11/08 Schichtdicke 1 1/2 Jahr gelagert 2 1/2 Jahr gelagert + refreshed 01/09 1,15 µm 3 1 Jahr gelagert 05/08 0,89 µm 4 1 Jahr gelagert + refreshed 06/08 1,16 µm 5 Frisch 07/09 0,86 µm 6 Refreshed 07/09 1,09 µm Röntgenfluoreszenz 0,89µm Optisch sind die Leiterplattenoberflächen der verschiedenen Alterungszustände nicht wirklich zu unterscheiden. Bei den gelagerten Leiterplatten gibt es jedoch bei einzelnen, wenigen Platinen lokale Verfärbungen einzelner Pads und Durchkontaktierungen (Bild 2.3). Auf die Verarbeitung dieser sichtbar verfärbten Leiterplatten wurde verzichtet. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 2 Bild 2.3: Verfärbungen der Reinzinnoberfläche – selten beobachtet Die Ursache der Verfärbung liegt offensichtlich darin begründet, dass die Leiterplatten nicht verpackt waren. 3. Wellenlötsimulation an gealterten Leiterplatten Um eine schnellere Differenzierung der Probanten zu erhalten, wurde zu Beginn eine Wellenlötsimulation gewählt. Die Wellenlötung offenbart Schwachstellen hinsichtlich Benetzung in der Regel deutlicher als die Reflowlötung. Für die Wellenlötversuche wurde die Wellenlötanlage vom Typ ERSA N-Wave 330 verwendet. Die Lötversuche wurden unter Stickstoff durchgeführt. Bild 3.1: ERSA N-Wave 330 Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 3 Zunächst wurde eine frische Leiterplatte (Charge 5) im Wellenlötprozess gelötet. Folgende Parameter wurden für den Wellenlötprozess gewählt: Lot: Flussmittel: Temperatur: Vorheizung Konvektion: Vorheizung IR: Vorheizung Hellstrahler: Aktivierungstemperatur: SAC305 (SnAg3,0Cu0,5) Cobar 323ITM, No Clean, Feststoffanteil: 2.27% Klasse 1.2.2.A nach ISO 9454-1 Klasse REL1 nach IPC-ANSI-J-STD-004 Klasse 1.2.3.N_II nach JIS Z 3197 265°C 120°C 300°C 60/40/50/60 130°C Durchlaufgeschwindigkeit: Benetzungslänge Vorwelle: Benetzungslänge Hauptwelle: Rotorgeschwindigkeit Welle 1: Rotorgeschwindigkeit Welle 2: Fluxauftrag: 110cm/min 1,5-2cm 4cm 370 1/min 460 1/min 7/14 (Leiterplattenoberseite nach Vorheizung) Bei der Wellenlötung wurden im Ausgangszustand (Zustände 1-6) alle erreichbaren Padflächen/Durchkontaktierungen sowohl auf der Wellenlötseite als auch auf der Reflowlötseite vollständig benetzt. Das bezieht sich auf alle getesteten Prüflinge. In den Bildern 3.2 und 3.3 sind die vollständig benetzten Reflowlötseiten dargestellt. Das Lot ist in der Lage, auch das bauteilseitige Lötauge vollständig zu benetzen. Bild 3.2: Leiterplatte – �Reflowlötseite“ nach Wellenlötung im Ausgangszustand Bild 3.3: Leiterplatte - �Reflowlötseite“ nach Wellenlötung im Ausgangszustand Die Leiterplatten wurden im Anschluss zur zusätzlichen Belastung weiteren Alterungsschritten unterzogen. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 4 Dazu wurden die Leiterplatten der 6 Chargen einem 3 fachen Reflowlötprofil (~245°C Peak) ausgesetzt. Das Lötprofil zur Alterun g der Proben entspricht dem Reflowlötprofil in Bild 4.3 (Kapitel 4). Nach dieser Beanspruchung wurden diese erneut in dem oben beschriebenen Wellenlötprozess gelötet, um das Benetzungsverhalten darzustellen. Auf der Wellenlötseite sind wiederum alle Pads vollständig benetzt. Lediglich auf der gegenüberliegenden Seite erkennt man Differenzierungen im Lotflussverhalten. Die bauteilseitigen Lötaugen sind jetzt nicht mehr vollständig benetzt (Bilder 3.4-3.9). Der Lotdurchstieg beträgt aber dennoch 100% (Hülsenfüllung) und erfüllt somit die Forderungen entsprechend IPC-A610D. Diese fordert für gelötete Anschlüsse einen Mindestdurchstieg von 75%. Wenn sich in den Durchkontaktierungen noch Anschlussdrähte befinden und diese gut benetzbar sind, sollte die zusätzliche Kapillarwirkung den Lotdurchstieg noch befördern. Zwischen den einzelnen Chargen erkennt man nur geringfügige Unterschiede. Die Refresh-Proben zeigen sehr vereinzelt vollständig benetzte Lötaugen auf der Bauteilseite (Bilder 3.5, 3.7, 3.9). Bild 3.4: Charge (1) �1/2 Jahr gelagert“ nach 3 x Reflow und Benetzung durch Wellenlötung Bild 3.5: Charge (2) �1/2 Jahr gelagert + refreshed“ nach 3 x Reflow und Benetzung durch Wellenlötung Bild 3.6: Charge (3) �1 Jahr gelagert“ nach 3 x Reflow und Benetzung durch Wellenlötung Bild 3.7: Charge (4) �1 Jahr gelagert + refreshed“ nach 3 x Reflow und Benetzung durch Wellenlötung Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 5 Bild 3.8: Charge (5) �frisch“ nach 3 x Reflow und Benetzung durch Wellenlötung Bild 3.9: Charge (6) �refreshed“ nach 3 x Reflow und Benetzung durch Wellenlötung Um eine stärkere Differenzierung zwischen den Prüflingen (1-6) zu erreichen wurde in einem weiteren Schritt die Belastung der Proben erhöht. Dazu wurden die Behandlungen 2-6 durchgeführt: • • • • • Behandlung 2: 6x Reflow Behandlung 3: Feuchte Wärme (60°C, 87% rLF, 24h) + 6x Reflow Behandlung 4: Feuchte Wärme (60°C, 87% rLF, 80h) Behandlung 5: Feuchte Wärme (60°C, 87% rLF, 80h) + 6x Reflow Behandlung 6: Feuchte Wärme (60°C, 87% rLF, 168h) + 6x Reflow Als Bewertungskriterien wurden nicht benetzte Pads auf der Lötseite und ein unvollständiger Lotdurchstieg in der Hülse vergewandt (IPC-A610D). Die Ergebnisse sind in den Tabelllen 1-5 zu finden. Behandlung 2: 6xReflow (1) 1/2 Jahr gelagert 11/08 0 Bauteilseite – unvollständiger Durchstieg 0/132 (2) 1/2 Jahr gelagert + refreshed 01/09 4 0/132 (3) 1 Jahr gelagert 05/08 0 0/132 (4) 1 Jahr gelagert + refreshed 06/08 0 0/132 (5) Frisch 07/09 0 0/132 (6) Refreshed 07/09 0 0/132 Zustand Verz.Datum Lötseite – nicht benetzte Pads Tabelle 1 Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 6 Behandlung 3: Feuchte Wärme (60°C, 87% rLF, 24h) + 6xReflow (1) 1/2 Jahr gelagert 11/08 3 Bauteilseite – unvollständiger Durchstieg 59/132 (2) 1/2 Jahr gelagert + refreshed 01/09 1 22/132 (3) 1 Jahr gelagert 05/08 0 3/132 (4) 1 Jahr gelagert + refreshed 06/08 0 0/132 (5) Frisch 07/09 0 0/132 (6) Refreshed 07/09 0 0/132 Zustand Verz.Datum Lötseite – nicht benetzte Pads Tabelle 2 Behandlung 4: Feuchte Wärme (60°C , 87% rLF, 80h) (1) 1/2 Jahr gelagert 11/08 2 Bauteilseite – unvollständiger Durchstieg 0/132 (2) 1/2 Jahr gelagert + refreshed 12/08 5 0/132 (3) 1 Jahr gelagert 05/08 7 1/132 (4) 1 Jahr gelagert + refreshed 06/08 4 0/132 (5) Frisch 07/09 15 0/132 (6) Refreshed 07/09 3 0/132 Zustand Verz.Datum Lötseite – nicht benetzte Pads Tabelle 3 Behandlung 5: Feuchte Wärme (60°C , 87% rLF, 80h) + 6xReflow (1) 1/2 Jahr gelagert 11/08 8 Bauteilseite – unvollständiger Durchstieg 15/132 (2) 1/2 Jahr gelagert + refreshed 01/09 10 2/132 (3) 1 Jahr gelagert 05/08 3 (22) ** 75/132 (4) 1 Jahr gelagert + refreshed 06/08 4 (1) ** 11/132 (5) Frisch 07/09 3 36/132 (6) Refreshed 07/09 10 0/132 Zustand Tabelle 4 Projekt 394956 Verz.Datum Lötseite – nicht benetzte Pads ** Wert in der Klammer: echte Benetzungsdefizite auf Lötseite Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 7 Behandlung 6: Feuchte Wärme (60°C, 87% rLF, 168h) + 6xReflow Zustand Verz.Datum Lötseite – nicht benetzte Pads jeweils 2 Proben Bauteilseite – unvollständiger Durchstieg 13/132 - 121/132 (1) 1/2 Jahr gelagert 11/08 13 - 2 (2) 1/2 Jahr gelagert + refreshed 12/08 5 - 11 36/132 - 34/132 (3) 1 Jahr gelagert 05/08 7 - BD 125/132 - 132/132 (4) 1 Jahr gelagert + refreshed 06/08 LBD - LBD 111/132 - 101/132 (5) Frisch 07/09 SBD - BD 132/132 - 132/132 (6) Refreshed 07/09 LBD - LBD 22/132 - 132/132 Tabelle 5 LBD … leichte Benetzungsdefizite, BD … Benetzungsdefizite, SBD … starke Benetzungsdefizite Die Ergebnisse in den Tabellen zeigen folgendes Bild: Die nicht benetzten Pads auf der Lötseite sind zumeist zufällig – Ursache ist zum einen die eingeschränkte Benetzungsfähigkeit durch die Alterung als auch geometrische Gegebenheiten der Pads (Durchmesser, Lötstopplackhöhe, etc.). Man erkennt, dass mit steigender Alterungsbelastung die nichtbenetzten Pads häufiger werden, allerdings ist keine klare Zuordnung zu den Ursprungszuständen 1-6 mehr zu erkennen. Die nachfolgende Alterungsbelastung (feuchte/trockene Wärme) prägt das Benetzungsverhalten offenbar deutlicher als die Vorgeschichte (Lagerzeiten, Refresh-Zustand). Ab Behandlung 5 erkennt man neben den eher zufälligen Nichtbenetzungen einzelner Pads auch deutliche Benetzungsdefizite in Form von unvollständig benetzten Pads. Hier ist eine klare Verschlechterung der Benetzungsfähigkeit vorhanden. Das zweite Kriterium (unvollständiger Durchstieg auf der Bauteilseite Bilder 3.10-3.11) zeigt ebenfalls eine Zunahme der Benetzungsdefizite mit steigender Alterungsbelastung . Bild 3.10: unvollständig gefüllte Hülse (<100%) Projekt 394956 Bild 3.11: zum Teil keinerlei Füllung der Hülse Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 8 In den Tabellen 1-5 ist angegeben, wie viele Durchkontaktierungen nicht vollständig gefüllt wurden (Referenz: 132 DKs). Auch hier erkennt man den starken Anstieg von Benetzungsfehlern ab Behandlung 5 (Feuchte Wärme + 6x Reflow). Die Auslagerung in feuchter Wärme für 80h (Behandlung 4) und die 6-malige Reflowbelastung (Behandlung 2) hält die Reinzinnoberfläche erstaunlich gut aus. Es liegt zwar keine identische Untersuchung mit anderen chemisch ZinnOberflächen vor, dennoch überrascht die Robustheit der Oberfläche gegenüber 6 maliger Reflowbelastung positiv. Mit den Behandlungen 5 und 6 sollte die Oberfläche �tot gealtert“ werden, was im Fall von Behandlung 6 auch gut gelungen ist. Um die Wirksamkeit des Refresh-Prozesses einschätzen zu können, wurde eine �tot gealterte“ Zinn-Oberfläche durch Nachverzinnen aufgearbeitet. In Tabelle 6 erkennt man eine deutliche Verbesserung des Benetzungsverhaltens. Behandlung 7: Feuchte Wärme (60°C, 87% rLF, 168h) + 6xReflow + Refresh jeweils 2 Proben Zustand Verz.Datum Schichtdicke X-Ray [µm] Lötseite – nicht benetzte Pads (1) 1/2 Jahr gelagert 11/08 1,27 6 - 4 (2) 1/2 Jahr gelagert + refreshed 12/08 1,42 14 - 14 0/132 - 0/132 (3) 1 Jahr gelagert 05/08 1,22 4 - 13 0/132 - 0/132 (4) 1 Jahr gelagert + refreshed 06/08 1,39 1 - 5 0/132 - 0/132 (5) Frisch 07/09 1,21 13 - 8 0/132 - 0/132 (6) Refreshed 07/09 1,39 12 - 18 0/132 - 0/132 Bauteilseite – unvollständiger Durchstieg 0/132 - 0/132 Tabelle 6 Bei allen 6 Chargen ist der Lotdurchstieg nach dem Refresh-Prozess wieder vollständig vorhanden. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 9 4. Reflowlötsimulation an gealterten Leiterplatten Für die Reflowlötversuche wurde die Schutzgas- Lötanlage vom Typ Rehm V8 Nitro 2.6B verwendet (Bild 4.1). Der Reflowlötofen besteht aus 4 Vorheiz-, 2 Peakund 2 Kühlzonen. Bild 4.1: Rehm V8 Nitro 2.6B Die Leiterplatten wurden mit einem Lotpastendrucker vom Typ DEK Horizon 02i bedruckt (Bild 4.2). Bild 4.2: DEK Horizon 02i Als Druckmedium wurde die Lotpaste Heraeus F640 SAC305-M30 (Legierungszusammensetzung: Sn96,5/Ag3/Cu0,5) verwendet. Die Flussmittelaktivität beträgt entsprechend J-STD-004 dem Wert L0. Die Schablonenöffnungen wurden bewusst kleiner gewählt, damit die Lotpaste beim Aufschmelzen auf dem Pad signifikant ausfließen kann. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 10 Damit ein Ausfließen der Lotpaste begünstigt wird, wurde eine relativ große Schablonendicke (Schablone: Edelstahl, gelasert) von 200µm gewählt. In den Bildern 4.3 und 4.4. sind die gedruckten Lotdepots gezeigt. Bild 4.3: gedruckte Lotpaste (200µm dick, deutlich reduzierte Schablonenöffnung) Bild 4.4: gedruckte Lotpaste (200µm dick, deutlich reduzierte Schablonenöffnung) Für die Umschmelzversuche wurde ein bleifreies Lötprofil mit einer Peaktemperatur von ca. 245°C unter Stickstoffatmosp häre verwendet (Bild 4.5) Bild 4.5: verwendetes Lötprofil Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 11 Hierbei handelt es sich um ein Standardprofil für das bleifreie Reflowlöten (gemäß IPC 7095B) als Deiecksprofil. Auch beim Reflowlöten kann deutlich gezeigt werden, dass der Refresh- Prozess sehr wirksam ist. In den Bildern 4.6 - 4.9 ist der deutliche Unterschied im Benetzungsverhalten zu erkennen. Bild 4.6: Reflowlötprozess: Benetzung nach 168 h feuchter Wärme + 6x Reflow Bild 4.7: Reflowlötprozess: Benetzung nach 168 h feuchter Wärme + 6x Reflow + Refresh Bild 4.8: Reflowlötprozess: Benetzung nach 168 h feuchter Wärme + 6x Reflow Bild 4.9: Reflowlötprozess: Benetzung nach 168 h feuchter Wärme + 6x Reflow + Refresh Die durch �Refresh“ nachbehandelten Leiterplatten zeigen eine vollständige Benetzung der Padflächen (Bilder 4.7, 4.9). Die in Bild 4.7 gezeigten Unregelmäßigkeiten auf der Lotoberfläche sind keine Benetzungsfehler, sondern sind lediglich oberflächliche Effekte (Flussmittelrückstände). Die �totgealterten“ Leiterplatten hingegen zeigen zwar noch eine Benetzung durch das Lot, ein signifikanter Lotfluss kommt verständlicherweise jedoch nicht mehr zustande (Bilder 4.6, 4.8). Die Oxidation der Zinnschicht auf den Padoberflächen verhindert ein weiteres Ausfließen des Lotes. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 12 Trotz der extremen Alterungsbelastung (168 h feuchte Wärme + 6x Reflow) benetzt das Lot noch mit einem recht flachen Winkel (< 30°), was auf die hohe Robustheit der chemisch Zinn-Schicht gegenüber Alterungsbelastungen hinweist. Das Lotvolumen und die Padoberfläche verbinden sich metallurgisch, d.h. es entstehen in der Grenzfläche intermetallische Phasen, die die Anbindung sicherstellen. Bei völliger Benetzungsunfähigkeit der Leiterplattenoberfläche würde sich das gedruckte Lot zu einer Kugel zusammenziehen, die keinerlei metallurgische Verbindung zur Padfläche aufweisen würde. 5. Rasterelektronenmikroskopie und EDX-Analyse Mittels REM-Inspektion (Rasterelektronenmikroskopie) und EDX – Analyse (energiedispersive Röntgenanalyse) wurden die Oberflächen verschiedener Leiterplattenzustände untersucht: • • • (A) Leiterplatte frisch (B) Leiterplatte �totgealtert“ (Feuchte Wärme + 6x Reflow) (C) Leiterplatte �totgealtert“ (Feuchte Wärme + 6x Reflow) + Refresh (Nachverzinnen) Zur Untersuchung wurde ein Rasterelektronenmikroskop vom Typ Jeol 6400 verwendet (Bild 5.1). Integriert ist ein EDX-Detektor Typ SAM X mit dünnem Fenster, mit dem Elemente ab Ordnungszahl 5 (Bor) detektiert werden können. Bild 5.1: Rasterelektronenmikroskop Jeol 6400 Die Ergebnisse der Oberflächenuntersuchung sind in den Bildern 5.2 – 5.10 zu sehen. Man erkennt signifikante Unterschiede zwischen den 3 verschiedenen Zuständen. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 13 Zunächst erkennt man optische Unterschiede zwischen den Zuständen A – C (Bilder 5.3, 5.6, 5.9). Die frische Leiterplatte (A) weist eine raue, aber recht homogene Oberfläche auf (Bild 5.3). Durch die massive Alterung (Feuchte Wärme + 6x Reflow) verändert sich die Oberfläche optisch geringfügig. Es entstehen zum Teil spitzere Strukturen (Bild 5.6). Durch die Alterung wachsen die aufliegende Oxidschicht und die innenliegende intermetallische Phase. Die Zunahme der Oxidschicht hat keinerlei Auswirkungen auf die Topografie der Oberfläche, da die Schichtdicken der Oxide (Angström-Bereich) viel zu gering sind. Somit muss die Phasenbildung die Oberflächentopografie entsprechend verändern. Bild 5.2: Zustand (A) - Übersicht Bild 5.3: Zustand (A) - Detail Bild 5.4: Zustand (A) – EDX-Spektrum Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 14 Das Phasenwachstum (CuSn-Phase) führt zu einer Zerklüftung der Oberfläche – einzelne Phasenteilchen ragen aus der dünnen Zinnschicht heraus (Bild 5.9). Diese Phasenteilchen sind deutlich schlechter benetzbar als die Reinzinnoberfläche, sodass die Gesamtoberfläche immer mehr an Benetzungsfähigkeit einbüßt. Die erhöhte Rauigkeit der gealterten Oberfläche führt wiederum zur Vergrößerung der effektiven Oberfläche und damit zu stärkerer Oxidation. Die Zunahme des oxidischen Anteils an der Oberfläche ist mit der energiedispersiven Röntgenanalyse (EDX) nicht vernünftig sichtbar (Bilder 5.4, 5.7, 5.10), da diese nicht entsprechend oberflächen-sensitiv messen kann. Bild 5.5: Zustand (B) - Übersicht Bild 5.6: Zustand (B) - Detail Bild 5.7: Zustand (B) – EDX-Spektrum Unterschiede sind jedoch im Kupfergehalt in Oberflächennähe erkennbar. Die frische Leiterplatte (A) enthält relativ wenig Kupfer, da die intermetallische Phase noch signifikant durch die Zinnschicht abgedeckt ist. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 15 Die gealterte Leiterplatte (B) zeigt deutlich stärkere Kupfer – Peaks an. Das ist das Indiz dafür, dass mehr Kupfer in oberflächennahen Schichten in Form der intermetallischen Phase (Cu6Sn5) zu finden ist. Der Gold-Peak in den Spektren rührt von der Probenvorbereitung. Die Proben werden mit einem Metall (Au) besputtert, um diese leitfähig zu machen. Für die Bewertung der Spektren ist somit nur das Verhältnis zwischen Zinn (Sn) und Kupfer (Cu) relevant. Bild 5.8: Zustand (C) - Übersicht Bild 5.9: Zustand (C) - Detail Bild 5.10: Zustand (C) – EDX-Spektrum Die y- Achse der EDX-Spektren zeigt die Anzahl der Counts (Messpunkte), die im Prinzip die Länge der Messzeit dokumentieren. Die absoluten y-Werte sind somit nicht primär wichtig, sondern das Verhältnis zwischen den einzelnen detektierten Elementen. Je länger die Messzeit und je besser die Zählrate ist, umso glatter (genauer) werden die Spektren. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 16 Nach dem Refreshvorgang (Zustand C) erkennt man wieder eine deutliche Reduzierung des Kupferpeaks (Bild 5.10). Ursache ist die Abdeckung der intermetallischen Phase durch die Nachverzinnungsschicht (�Refresh“-Vorgang). Da es sich hier um einen chemischen Austausch-Vorgang zwischen Kupfer und Zinn handelt, ist zu vermuten, dass sich das Kupfer aus der intermetallischen Phase für den Austauschprozess herauslöst. Die chemisch nachverzinnte Oberfläche weist eine veränderte Topografie aus (Bild 5.9). Man findet an der Oberfläche kristallförmige Zinn-Partikel. Diese haben eine Größe von ca. 1-5µm, sind aber nicht ganzflächig vorhanden. Diese Form hängt möglicherweise mit der Kalottenform der intermetallischen Phasen zusammen. An den herausstehenden Phasenspitzen steht genügend Kupfer für den Austauschprozess zur Verfügung, entsprechend wird an diesen Stellen mehr Zinn abgeschieden. 6. Coulometrische Messungen Zur weiteren Beschreibung der Oberflächenbeschaffenheit der Leiterplattenproben wurde eine Couloscope – Messung durchgeführt. Bild 6.1: Couloscope (FhG IZM) Das Couloscope verwendet zur Schichtdickenbestimmung die coulometrische Messmethode (Schichtablösung unter Stromfluss bei geeignetem Elektrolyten). Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 17 Das Couloscope erlaubt exakte Messungen von Metallschichtdicken im Bereich von ca. 0,05 - 40 µm. Der Vorteil der Messung im Vergleich zur EDX-Analyse als auch zur Röntgenfluoreszenz X-Ray – Messung ist, dass man direkt die Reinzinnschichtdicke messen kann. Folgende Varianten wurden jeweils 3 x coulometrisch vermessen: (1) 1/2 Jahr gelagert (2) 1/2 Jahr gelagert + refreshed (3) 1 Jahr gelagert (4) 1 Jahr gelagert + refreshed (5) Frisch (6) Refreshed (7) 1 Jahr gelagert + �totgealtert“ (Feuchte Wärme + 6x Reflow) (8) 1 Jahr gelagert + �totgealtert“ (Feuchte Wärme + 6x Reflow) + Refresh (Nachverzinnen) Als messbare Fläche war nur das große Pad verwendbar, da die kleinen Pads für die Messung nicht kontaktiert werden konnten (Bild 6.2). Bild 6.2: Messfläche für Couloscope – Messung Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 18 Es wurden folgende Schichtdickenwerte gemessen (Tabelle 7). Zustand Datum Schichtdicke [µm] Messung 1-3 [µm] Couloscope 0,62 0,64 0,60 Mittelwert / Std.Abw. [µm] Couloscope 0,62 / 0,02 Diffusionsschicht geschätzt [µm] 0,27 (1) 1/2 Jahr gelagert 11/08 X-Ray 0,89 (2) 1/2 Jahr gelagert + refreshed 12/08 1,19 0,92 0,98 0,97 0,96 / 0,03 0,23 (3) 1 Jahr gelagert 05/08 0,89 0,54 0,56 0,56 0,55 / 0,01 0,34 (4) 1 Jahr gelagert + refreshed 06/08 1,20 0,93 0,92 0,90 0,92 / 0,02 0,28 (5) frisch 07/09 0,86 0,65 0,64 0,64 0,64 / 0,00 0,22 (6) refreshed 07/09 1,09 0,97 0,95 0,94 0,95 / 0,02 0,14 (7) 1 Jahr gelagert + �totgealtert“ 05/08 (8) 1 Jahr gelagert + �tot-gealtert“ + refreshed 09/09 keine Messung möglich 1,22 0,96 0,98 0,98 0,97 / 0,01 0,25 Tabelle 7: Messwerte der Couloscope – Messung Die gemessenen Schichtdicken von Couloscope und Röntgenfluoreszenz variieren, das Couloscope misst ca. 300nm weniger. Dies ist verständlich, da die Röntgenfluoreszenz-Analyse die gesamte Schicht über dem Kupferpad misst, also intermetallische Phase und Reinzinnschicht. Das Couloscope misst nur die Reinzinnschicht über der intermetallischen Phase. Die Leiterplatte 7 ist mit Couloscope nicht messbar, weil die sich darauf befindende Passivierungsschicht (Oxidschicht) den Stromfluss negativ beeinflusst. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 19 Eine EDX-Analyse mit geringer Anregungsspannung bestätigt die äußerst geringe Reinzinnschichtdicke bei Leiterplatte 7. 7kV;200s Cu N O Sn C Sn 0.5 1 1.5 2 Skalenbereich 268 cts Cursor: 5.969 (2 cts) 2.5 3 Sn Sn 3.5 Sn Sn 4 Sn 4.5 5 5.5 keV Bild 6.3: EDX mit geringer Anregungsspannung Das EDX-Spektrum zeigt mit einer Anregungsspannung von 7kV ein starkes Kupfersignal – damit liegt die Dicke der Rein-Zinnschicht unter 0,2µm. Ansonsten wird deutlich, dass alle nachverzinnten Leiterplatten (Refresh) Schichtdicken von ca. 0,95µm aufweisen. Die größte Schichtdicke hat die zuletzt nachverzinnte Leiterplatte (8). Es spielt offenbar keine Rolle, dass diese Leiterplatte zuvor �totgealtert wurde. Der Nachverzinnungsprozess ist auch nach der extremen Alterungsbelastung genauso effektiv wie vorher. Der Oxidationszustand der Oberfläche sowie der Phasenanteil an der Leiterplattenoberfläche haben offensichtlich keinen negativen Einfluss. Bei den gelagerten Proben erkennt man die Abnahme der Zinnschichtdicke mit der Zeit. Eine frische Leiterplatte zeigt im Mittel eine Reinzinn-Schichtdicke von 0,64µm, die ½ Jahr gelagerte Leiterplatte weist 0,62µm und die 1 Jahr gelagerte Leiterplatte 0,55µm auf. Ein Jahr Echtzeitlagerung entspricht also etwa einer Abnahme von 0,1µm Reinzinn-Schichtdicke. Dass die Reinzinnschicht bei der refreshten Leiterplatte (8) am größten ist, ist für die Benetzungsfähigkeit ein gutes Zeichen. Dies lässt vermuten, dass das Kupfer aus der Diffusionsschicht (intermetallische Phase) beim chemischen Austauschprozess beteiligt ist. Die intermetallische Phase würde so zugunsten einer größeren Reinzinn-Schichtdicke aufgebraucht. Dies ist allerdings bisher nur eine Hypothese, da das vorliegende Datenmaterial nicht für eine statistisch sichere Aussage ausreicht. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 20 7. Löten von SMD-Bauteilen Um die Wechselwirkung der Leiterplattenoberfläche, Lot und Bauteil zu zeigen, wurden einzelne SMD-Bauteile auf vorgealterte Leiterplattenoberflächen aufgelötet. Es wurden 2 Oberflächenzustände für die Prüfung gewählt. Alterung (1): 1 Jahr gelagert + 2x Reflow Alterung (2): Feuchte Wärme (60°C, 87% rLF, 168h) + 6xReflow (�totgealtert“) + Nachverzinnen (Refresh) + 2x Reflow Lotpastendruck und Reflowlötung erfolgten wie in Kapitel 4 beschrieben und praktiziert. Nach der Lötung wurden die Lötstellen optisch inspiziert. Die Lötstellen nach Alterung 1 (1 Jahr gelagert + 2x Reflow) sind in den Bildern 7.1-7.4 und nach Alterung 2 (�totgealtert“ + Nachverzinnen (Refresh) + 2x Reflow) in den Bildern 7.5-7.8 dargestellt. Bilder 7.1-7.2: MELF-Bauteil, gelötet nach Alterung (1) Projekt 394956 Bilder 7.3-7.4: Tantal-ELKO-Bauteil, gelötet nach Alterung (1) Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 21 Bilder 7.5-7.6: MELF-Bauteil, gelötet nach Alterung (2) Bilder 7.7-7.8: Tantal-ELKO-Bauteil, gelötet nach Alterung (2) In beiden Fällen kann man trotz der Alterungsbelastungen eine gute Benetzung der Bauteile erkennen. Aufgrund der deutlich verringerten Schablonenöffnung beim Lotpastendruck ist das Lotdepot begrenzt. Da auch der Bauteilanschluss durch das Lot mitbenetzt wird, verbleibt auf der Padfläche nur relativ wenig Lot. Dies ist aber dennoch genug, um eine stabile Lötverbindung zu erzeugen. Die Benetzungswinkel zu den Verbindungspartnern sind klein, damit wird eine gute Lötbarkeit der beiden Verbindungspartner (Bauteilmetallisierung, Leiterplattenmetallisierung) angezeigt. Erstaunlich ist die gute Benetzbarkeit der Leiterplatte auch nach 1Jahr Lagerung beim Kunden und der zusätzlichen doppelten Reflowbelastung vor der eigentlichen Lötung (Alterung 1). Einen ebenfalls guten Eindruck hinterlässt die �totgealterte“ Leiterplatte nach dem Refreshvorgang und der doppelten Reflowbelastung vor dem Löten (Alterung 2). Auch hier findet man keinerlei Benetzungsdefizite. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 22 Bestätigt wird das durch die Querschliffe durch das Tantal-ELKO-Bauteil (Bilder 7.9-7.12). Bilder 7.9: Tantal-ELKO-Bauteil, gelötet nach Alterung (1) Bilder 7.10: Tantal-ELKO-Bauteil, gelötet nach Alterung (1) - Grenzflächen Bilder 7.11: Tantal-ELKO-Bauteil, gelötet nach Alterung (2) Bilder 7.12: Tantal-ELKO-Bauteil, gelötet nach Alterung (2) - Grenzflächen In beiden Fällen ist eine einwandfreie Benetzung der Leiterplatte und ein optimaler Kontakt zum Bauteil zu sehen. Es bilden sich signifikante und durchgängige intermetallische Phasen in den Grenzflächen aus (Bilder 7.10, 7.12). Ein Unterschied zwischen den Zuständen (1) und (2) ist nicht zu sehen. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 23 8. Zusammenfassung Zusammenfassend kann man folgende Erkenntnisse aus den Untersuchungen gewinnen: • • • • • • • • • die Oberflächenmetallisierung der Leiterplatte ist sehr robust gegenüber moderaten klimatischen Belastungen (trockene und feuchte Wärme) übliche Lötbelastungen (2-3x Reflow nach vorheriger 6 bzw. 12 monatiger Echtzeitlagerung) werden ohne signifikante Benetzungsdefizite gut überstanden bei den künstlich gealterten Proben ist eine leichte Verschlechterung bei der Benetzung von Durchkontaktierungen im Vergleich zu den ungealtert Proben erkennbar 6 Reflowdurchgänge und moderate feuchte Belastung (80h) jeweils als Einzelbelastung führen noch zu keiner signifikanten Verschlechterung der Benetzungsqualität (gemäß IPC A-610D) eine kombinierte Belastung (feuchte Wärme und anschließend trockene Wärme) erscheint kritischer und führt zu signifikanten Benetzungsdefiziten der Nachverzinnungsvorgang (Refresh) ist sehr effektiv, eine �totgealterte“ Leiterplatte konnte wieder in einen gut lötbaren Zustand versetzt werden der Refresh-Vorgang erhöht die Gesamt-Schichtdicke (intermetallische Phase + Reinzinnschicht), wobei der Zuwachs wohl ausschließlich einem Reinzinnauftrag zuzurechnen ist das Löten von Bauteilen nach einer realitätsnahen Alterung (1 Jahr Echtlagerung in Produktionsumgebung) ist ohne Schwierigkeiten möglich, die Reinzinn- Schichtdicke verringert sich etwa um 15-20% die gemessenen Schichtdicken von Couloscope und Röntgenfluoreszenz sind verständlicherweise unterschiedlich, das Couloscope misst nur die über der intermetallischen Phase verbleibende Reinzinnschicht Folgende Kernaussagen leiten sich daraus ab: Basierend auf den Untersuchungsergebnissen ist die smarttin® - Schicht eine sehr robuste und strapazierfähige Lötoberfläche. Selbst bei niedrigen Zinnschichtdicken von 0,8µm (cpk = 1,333) und einer Echtzeitlagerung von 12 Monaten hält smarttin® zwei Reflow- und einen Schwalllöttest stand. Es lässt sich nachweislich mit dem smarttin® - Refreshprozess eine bereits �tote“ chemisch Zinn – Schicht wieder in einen lötfreudigen Zustand überführen. Projekt 394956 Fraunhofer ISIT, Itzehoe Lötbarkeit von chemisch verzinnten Leiterplatten (smarttin®) MR, 02.11.2009 Seite 24
