Skript

ZHAW, ASV, FS2008 11-1
Kapitel 11
where Analog meets Digital
Inhaltsverzeichnis
Inhaltsverzeichnis .......................................................................................................................1
11.1 Einführung ...............................................................................................................2
11.2 Digitale Formate und Wandlerfehler ........................................................................3
11.2.1 Zahlencodes .............................................................................................3
11.2.2 Wandlerfehler ...........................................................................................4
11.2.3 Dynamische Eigenschaften.......................................................................6
11.3 Digital - Analog Wandler..........................................................................................8
11.3.1 DAC-Architekturen ....................................................................................8
11.3.2 Glitch Effekt ............................................................................................12
11.3.3 Settling Time...........................................................................................12
11.3.4 Ausgangsspektrum und Filterung ...........................................................13
11.3.5 Spannungsreferenz.................................................................................14
11.3.6 Multiplizierender DAC..............................................................................14
11.4 Analog - Digital Wandler........................................................................................15
11.4.1 A/D-Wandler Begriffe..............................................................................16
11.4.2 Full Parallel (Flash) Converter.................................................................19
11.4.3 Successive Approximation Register (SAR) Converter .............................21
11.4.4 Dual Slope Converter..............................................................................23
11.4.5 Sigma-Delta Converters..........................................................................25
11.4.6 Jitter Einfluss des Abtasttaktes ...............................................................27
11.4.7 Differentielle Eingänge: ...........................................................................28
11.5 Literaturangaben ...................................................................................................30
Anhang A1: Sinx/x Graph ..............................................................................................31
Anhang A2: DAC Datenblatt Auszug .............................................................................32
Anhang A3: Phase Noise to Jitter Conversion ...............................................................33
Anhang A4: ADC Datenblatt Auszug .............................................................................34
ZHAW, ASV, FS2008 11-2
11.1 Einführung
Die Wandlung von Signalen unserer Umgebung in die digitale Zahlenwelt und umgekehrt ist
in den letzten 10 Jahren immer wichtiger geworden. Viele Prozesse werden mit Computern
überwacht, analoge Funktion auf Signalprozessoren ausgeführt, Messgeräte arbeiten digital
und Sprach- und Bildsignale werden mit modernen digitalen Verfahren moduliert, letztlich
aber doch als Analogsignal übertragen.
Die Domäne der A/D- und D/A- Wandler hat deshalb in den letzten Jahren eine steile
Entwicklungszeit hinter sich. Wo immer Sprache, Bild oder Messsignale erfasst,
weiterverarbeitet oder übertragen werden müssen, werden die analogen Signale digitalisiert.
Aber letztlich werden sie am Zielort für die Interaktion mit der Umgebung auch wieder in den
Analogen Bereich zurückgewandelt werden. So ist das allseits bekannte ADSL Modem aus
Fig. 11.1 ein typisches Beispiel dafür, wie an und für sich alle digitalen Signale irgendwann
wieder an die Umwelt angepasst werden müssen, hier für die Übertragung an das
Transportmedium Kabel.
Fig. 11-1: Blockschaltbild eines ADSL Modem/Router (Quelle: TI)
Die Zeiten der erschwinglichen Wandlerpreise sind längst angebrochen und widerspiegelt
sich auch in der Tatsache, dass Messinstrumente mit digital erzeugten Signalen (Bsp.
Waveform Synthesizer) und Signalauswertung mit eigentlichen Rechnern (Bsp. FFT
Analyzer) heute billiger sind, als entsprechende analoge Geräte. Dies liegt nicht zuletzt an
den Vorteilen von Signalprozessor Lösungen, nämlich garantierte Reproduzierbarkeit ohne
teure Abgleiche und gute Wiederverwendbarkeit der Hardware. Man entwickelt heute nur
noch in speziellen Fällen eigene Wandler von Grund auf. So zum Beispiel für die Ära der
digitalen Hörhilfen, wo 16- Bit Wandler mit Verlustleistung unter 500 µW notwendig sind
oder etwa im Radarbereich wenn 8- Bit Wandler mit 2 GHz Abtastrate benötigt werden. Das
Feld dazwischen ist bestens durch käufliche Produkte mit den unterschiedlichsten
Wandlungsverfahren mit ihren Vor- und Nachteilen abgedeckt.
Dieses Kapitel soll verschiedene Wandlertechniken behandeln und weniger die Fähigkeit
selber Wandler von Grund auf entwickeln zu können. Für den Ingenieur ist es wichtig,
Wandler spezifizieren, auswählen und ausmessen zu können. Die Wandler sind der
Schlüssel zur DSP Technik, was im Wandler verloren geht oder ungewollt dazu kommt ist
oft nicht zu korrigieren. A/D- und D/A- Wandler müssen sowohl den Analog- wie den
Digitaltechniker interessieren, es ist die Schnittstelle 'where Analog meets Digital'.
Vorausgesetzt werden Kenntnisse über Rauschen, Abtasttheorem, Aliasing, Signale und
Spektren, FFT.
ZHAW, ASV, FS2008 11-3
11.2 Digitale Formate und Wandlerfehler
Wie Signale im analogen Bereich aussehen ist einfach zu verstehen, es sind kontinuierliche
Spannungs- oder Stromverläufe. Bei digitalen Signalen sind es letztlich nur die dahinter
verborgenen Zahlen, welche dem Signal eine Bedeutung geben. Der digitale Signalverlauf
ist mit seinen 2 logischen Zuständen ohne tiefere Information. Also sollte die Darstellung
von Zahlen wenigstens für Wandler und die das digitale Format nutzende Rechner hilfreich
codiert sein. Beim jeder Wandlung gibt es Fehler, solche die man bewusst macht um den
Informationsgehalt zu reduzieren (Quantisierung in Amplitude und Zeit) und solche, die
durch die nicht perfekte Wandlertechnik hinzukommen.
11.2.1 Zahlencodes
Neben der allgegenwärtigen binären (unipolare) und der BCD- Darstellung treten für
Wandler weitere populäre Formate auf. Den Hauptanteil bilden die Signed Numbers. Es gibt
in dieser Klasse verschiedene Darstellungen. Bei den Sign Magnitude Formaten wird der
Betrag der Zahl binär gewandelt und für das Vorzeichen eine 0 (positiv) oder 1 (negativ)
davor gesetzt. Das Format ist dadurch gut lesbar, aber schwierig zum addieren und es
existieren zwei Darstellungen für die Zahl 0. Bei der Offset Binary Darstellung wird die Hälfte
der grössten darstellbaren Zahl (plus 1) vom Binärwert subtrahiert um die Dezimalzahl zu
erhalten. Das MSB trägt immer noch die Vorzeicheninformation und es existiert nur eine
Darstellung für 0, nämlich {–FullScale}. Das Format ist gut geeignet für Zähler, da von der
negativsten zur positivsten Zahl lückenlos binär vorwärts gezählt wird. Es ist deshalb bei
Wandlern ein beliebtes Format.
Das Rechnen mit diesem Format ist aber immer noch kompliziert. Für eine optimale
Anpassung an die Rechnerarchitektur ist die Darstellung im Zweierkomplement
2's Complement geeignet. Positive Zahlen werden simpel durch ihren binären Wert
dargestellt und die negativen Zahlen werden durch die Zahl dargestellt, die man zur
entsprechenden positiven Zahl addieren müsste um Null zu bekommen. Die Bildung ist
einfach, man braucht nur jedes Bit der entsprechenden positiven Zahl zu invertieren und 1
dazu zu addieren. Die Konversion des wandlerfreundlichen Offset Formats ins
Zweierkomplement ist glücklicherweise einfach. Man muss nur das Vorzeichen-Bit
invertieren. So ist für beide Seiten Wandler wie Rechner die Welt in Ordnung. Die Tabelle in
Fig. 11-2a zeigt die 3 Codes für 4 Bit Wortbreite.
Fig. 11-2a: Signed Numbers für 4 Bit Wortbreite
ZHAW, ASV, FS2008 11-4
Daneben haben sich in einigen Bereichen andere Codes etabliert. Der Gray Code ist vor
allem in den Bereichen Mechanik/ Winkelcodierung verbreitet. Er ist so aufgebaut, dass sich
von Wert zu Wert nur immer ein Bit verändert. Diese Codierung ergibt einen zusätzlichen
Fehlerschutz. Der Gray Code wird vom Zustand 0 aus entwickelt, indem man das Bit mit
niedrigstem Stellenwert ändert, das in einen neuen Zustand führt. Gray Codes finden auch
Anwendung in Hochgeschwindigkeits-Wandlern. Die Wandlung von Gray Code in normale
binäre Formate geschieht mit kombinatorischer Logik oder mit Hilfe von Look-up Tables.
Fig. 11-2b: Umrechnung zwischen den gebräuchlichen Datenformaten
11.2.2 Wandlerfehler
Es gibt eine ganze Reihe von Fehlern in Wandlern und die Interpretation der Datenblätter ist
manchmal eine Detektivarbeit, da der Hersteller seinen Baustein möglichst gut darstellen
will. Perfekte Wandler gibt es nicht und für viele Anwendungen sind auch nicht alle
Genauigkeitsangaben relevant. Die vier wichtigsten Fehler in der Terminologie der
Datenblätter sind:
-
Offset Error
Scale (Gain) Error
Nonlinearity
Nonmonotonic Error (Missing Code)
Fig. 11-3 zeigt die ideale Transferfunktion für D/A-Wandler (DAC) und A/D-Wandler (ADC)
am Beispiel unipolarer 3 Bit Wandler. Wichtig zu bemerken ist, dass beim DAC die
Transferfunktion nur aus Punkten besteht. Beim ADC ist das Eingangssignal nicht
quantisiert in der Amplitude.
Fig. 11-4 zeigt die Fehler Offset und Scale Error. Zur näheren Erläuterung mittelt man die
digitalisierte Treppenfunktion mittels einer Kurve (ausgezogen in der Fig. 11-4). Diese Kurve
vergleicht man mit der idealen Gerade des theoretischen Konverters (gestrichelte Linie).
Liegt die Wandler Linie im Nullpunkt neben der idealen Linie, so ermittelt man, wie viele
Bruchteile der Wertigkeit des LSB diese Verschiebung ausmacht. In der Figur beträgt der
Offset Error etwa 1 LSB. Das Offsetvorzeichen ist nicht spezifiziert, d.h. der Fehler kann bei
einem Wandler auf beide Seiten auftreten.
ZHAW, ASV, FS2008 11-5
Fig. 11-3: Ideale Transferfunktion eines DAC (links) und eines ADC (rechts)
Fig. 11-4: Wandlerfehler: Offset Error (links) und Scale (Gain) Error (rechts)
Der Scale oder Gain Error zeigt sich in einer zur idealen Kennlinie verschiedenen Steilheit.
Der Vollaussteuerbereich (Full Scale, FS) wird dann nicht erreicht oder übertroffen. Grosse
Signale werden dann u.U. in der Amplitude begrenzt. In Fig. 11-4 beträgt der Scale Error ca.
1,5 LSB im Bereich FS. Sowohl der Offset Error wie der Gain Error sind entweder vom
Hersteller sehr gut abgeglichen oder lassen sich mit externen Widerständen exakt trimmen
(Op-Amp Schaltung).
Nicht abgleichbar sind die beiden andern Fehler, Nonlinearity and Nonmonotonic Error. Bei
der Nichtlinearität weicht die reale Wandlerlinie von einer Geraden ab und führt zu
integralen und differentiellen Fehlern. Der differentielle Fehler (auch Differential Nonlinearity,
DNL) entspricht der maximalen Abweichung von Stufe zu Stufe. Der integrale Fehler (auch
Integral Nonlinearity, INL) entspricht der maximalen Abweichung in Bruchteilen des LSB von
der idealen Gerade, wenn Offset und Gain abgeglichen sind. Diese Nichtlinearität bewirkt
letztlich Verzerrung des Signals in der digitalen Darstellung. Solche Verzerrungen erzeugen
zusätzliche Spektralanteile, die auch als Alias-Terme auftreten.
Die am schwierigsten zu handhabenden Fehler sind die Nonmonotonic Errors, also lokale
Abweichungen in der Treppe, wie sie in Fig. 11-5 dargestellt sind. Dies führt unter
Umständen zu fehlenden Codewörtern (Missing Codes), das heisst bestimmte digitale
Worte werden gar nie erreicht. Oder der digitale Ausgang bleibt über einen zu grossen
Analogbereich konstant, der Quantisierungsschritt ist lokal zu gross. Die Fehler treten
genauso bei der D/A Wandlung auf. Bei D/A- Wandlern kann im Extremfall beim
ZHAW, ASV, FS2008 11-6
Nonmonotonic Error die Analogspannung bei steigendem Digitalcode kurzzeitig absinken.
Nonmonotonic heisst im Prinzip, dass ein differentieller Fehler > 1 LSB vorliegt. Solche
Fehler treten vor allem bei Wandlern mit hoher Auflösung auf, weil dort mit SubrangeWandlern gearbeitet wird, deren Teilresultate zusammengesetzt werden.
Fig. 11-5: Wandlerfehler: Nonlinearity (links) und Nonmonotonic Error (rechts)
Die modernen Bausteine, so genannte 'monotonic' oder 'non-missing code' Wandler,
garantieren, dass nur mit den drei ersten Fehlern zu rechnen ist, von denen nach Abgleich
nur der integrale Linearitätsfehler übrig bleibt.
Die in den obigen Figuren gezeichneten Fehler sind sinngemäss auch für die DACTransferfunktion anwendbar.
Die Datenblätter sind genau zu studieren. Die Angabe über Auflösung und Genauigkeit sind
richtig zu interpretieren. Die Bit-Auflösung gibt lediglich das Potential des Wandlers an, wie
fein er in der Lage ist, ein analoges Signal zu quantisieren. Die Genauigkeit ist die Angabe
der Summe aller Wandlerfehler entweder mit Abgleich oder ohne Abgleich. Angaben über
die Einzelfehler lassen sich aus diesem Parameter nicht herauslesen. Moderne Wandler
sind derart genau, dass Fehler im Abtastglied vor der Wandlung eine ebenso grosse Rolle
spielen (hold leakage, time jitter, Glitch) und mit in das Design einbezogen werden müssen.
11.2.3 Dynamische Eigenschaften
Nachfolgend einige wichtige Begriffe die in Datenblättern auftauchen:
THD: Total Harmonic Distortion: Verhältnis Effektivwertsumme aller Harmonischen zum
RMS- Wert des Nutzsignals (meist nur die ersten 5 H. einbezogen)
SNR: Signal to Noise Ratio: Verhältnis RMS-Wert des Nutzsignals zur Effektivwertsumme
aller übrigen spektralen Anteile im Frequenzbereich bis fs/2 ohne die Harmonischen.
SINAD: Signal to Noise and Distortion Ratio: Verhältnis RMS-Wert des Nutzsignals zur
Effektivwertsumme aller übrigen spektralen Anteile im Frequenzbereich bis fs/2 mit den
Harmonischen.
ENOB: Effective Number of Bits: Berechnete Grösse mit Formel (SINAD -1.76 dB) / 6.02
SFDR: Spurious Free Dynamic Range: Verhältnis des RMS-Wert des Nutzsignals zum
Spitzenwert der Nebenwellen, inklusive Harmonische (Spurious) in einer definierten
Bandbreite (ohne Angabe: DC bis fs/2). Angabe in dBc oder dBFS (dB Fullscale).
Quantization Noise: RMS-Wert des Rauschens infolge Quantisierung: 6.02*N +1.76 dB
unter dB Fullscale.
Noise Floor: Rausch-Level in der M-Punkt FFT, 10 log(M/2) dB unter dem RMSQuantisierungsrauschen liegt
ZHAW, ASV, FS2008 11-7
Fig. 11-6 zeigt die äquivalenten Messanordnungen zur Charakterisierung von A/D- und D/AWandler.
Die Berechnung dieser Grössen wird für ADC an einen Signalausschnitt via FFT
durchgeführt. Es ist auf die FFT Grösse M zu achten, um den Noise Floor und damit das
SNR richtig herauslesen und von den Spurious unterscheiden zu können.
Bei der Analyse von DAC wird mit einem Spektrumanalyzer mit entsprechender Resolution
Bandwidth gearbeitet. Die Bandbreite des Resolution Filters entspricht dabei der einem
Stützpunkt der FFT zugeordneten Bandbreite fs/M.
Fig. 11-6: Äquivalente Messanordnungen für ADC und DAC
In Fig. 11-7 ist ein Beispiel eines FFT Ergebnisses gezeigt, bei dem eine M = 4096 Punkte
FFT eines N = 12 Bit Wandlers durchgeführt wurde. 0 dBFS ist die Referenzlinie. Das
Quantisierungsrauschen liegt bei -74 dBFS. Da die FFT eine Filterbank darstellt mit je der
Bandbreite fs/4096, zeigt sich pro Stützwerte ein geringeres Rauschen als die berechneten 74 dBFS. Der Level liegt 10 log(4096/2) tiefer bei -107 dBFS. Dadurch sind die ebenfalls
auftretenden Spurious meist deutlich vom Rauschen unterscheidbar.
Fig. 11-7: Zusammenhang Noise Floor, SNR und FFT
Für den nützlichen Übergang beim DAC in den Bereich der Signalleistung in einem 50 Ω
System muss der FS- Pegel in dBm ausgedrückt werden. Ist zum Beispiel FS = 1 Vp, so hat
ein voll aussteuerndes Sinussignal genau 10 dBm Leistung. Daraus lässt sich der Noise
Floor in dBm angeben, jedoch noch pro fs/M Hz Bandbreite bezogen. Dieser Wert kann
einfach auf die Rauschleistungsdichte umgerechnet werden. Sie liegt 10 log (fs/M) tiefer.
Reale Wandler besitzen neben dem Quantisierungsrauschen auch immer ein thermisches
Rauschen. So kann es bei Auflösungen über 12 Bit sein, dass die Messung (mit
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Spektrumanalyzer oder FFT) nicht das Quantisierungsrauschen sondern das thermische
Rauschen anzeigt. In Fig. 11-8 für den 14 Bit Wandler AD 6645 mit fs = 80 MSPS müsste,
mit einer FFT der Grösse M = 1048576 gemessen, der Noise Floor bei -143 dBFS liegen. Er
ist aber in Tat und Wahrheit in der Figur bei -125 dBFS zu finden. Mit 0 dBFS = 10 dBm
liegt also der Noise Floor bei -115 dBm. Die Bandbreite pro FFT Stützwert beträgt 80/M
MHz, also grob 80 Hz. Die Rauschdichte liegt damit etwa 10 log(80) tiefer bei -134 dBm/Hz.
Der Wandler hat somit eine Rauschzahl von 40 dB. Zur Erinnerung: Die Noise Density
eines 50 Ω Widerstandes liegt bei -174 dBm/Hz.
Dithering: Eine Massnahme bei der zusätzlich Rauschen innerhalb des Wandlers addiert
wird, um die Nichtlinearitäten der Transferkennlinie zu verwischen. Der Spurious Level sinkt
dadurch markant, das Rauschen steigt wenige dB, wie das die Messung rechts in Fig. 11-7
zeigt.
Fig. 11-8: AD6645 Wandler: Dynamische Eigenschaften
11.3 Digital - Analog Wandler
Zur Umwandlung von digitalen Signalworten in analoge Signale gibt es mehrere populäre
Möglichkeiten, die im Folgenden kurz erläutert werden.
11.3.1 DAC-Architekturen
Die einfachste Möglichkeit leitet sich aus dem Op-Amp Summierer ab. In der invertierenden
Verstärkerschaltung lassen sich ja sehr schön Ströme summieren, die dann über dem
Rückkopplungswiderstand eine entsprechende Summenspannung bilden.
Wählt man nun die Summierwiderstände in Zweierpotenzschritten, so werden alle Bits, die
auf logisch 1 gesetzt sind entsprechend ihrem Gewicht einen proportionalen Strom an den
Summenpunkt liefern. Je feiner die Auflösung und Genauigkeit sein soll, desto genauere
Widerstände müssen eingesetzt werden. Kleinere Widerstände haben mehr Gewicht und
müssen präziser ausgewählt sein. Die dem logischen Zustand 1 entsprechenden
Signalspannungen müssen für alle Bits identisch sein.
Dies kann einfach mit einer Referenzquelle und niederohmigen FET als Schalter (z.B.
Transmission Gates) realisiert werden. Eine mögliche Lösung zeigt die Fig. 11-9, welche
einen 6 Bit Wert in eine Spannung zwischen -10 * (63/64) V und 0 V umwandelt. Eine
Pegelverschiebung ist leicht mit einem weiteren Op-Amp zu realisieren. Auch BCD- codierte
Signalworte lassen sich auf diese Weise direkt umsetzen.
ZHAW, ASV, FS2008 11-9
Fig. 11-9: D/A Wandlung durch Summieren mit skalierten Widerständen
Die Methode der gewichteten Widerstände wird aber schwierig herstellbar oder ungenau,
wenn mehr als 10 Bit zu wandeln sind, da das Widerstandsverhältnis dann über einen
Faktor 1000 beträgt. Eine elegante Umgehung dieses Problems liefert die so genannte
R-2R Ladder. Dieses Netzwerk braucht nur zwei Widerstandswerte um die skalierten
Ströme zu erzeugen.
Fig. 11-10 stellt einen 4 Bit Wandler mit R-2R Ladder vor. Der Ausgangsstrom kann
wiederum in einem Op-Amp in Spannung umgewandelt werden.
Fig. 11-10: D/A Wandler mit R-2R Ladder, Current-Voltage Converter
Die Wahl des Widerstandwertes R kann frei geschehen, die relative Genauigkeit zueinander
muss aber genügend gross sein (IC z.B. durch Laser-Wafer-Trimmng).
Die monolithisch integrierte Produktion eines R-2R Ladder ist wesentlich einfacher als die
eines binär abgestuften Widerstandsnetzwerkes. Neben dem Ladder Netzwerk werden
lediglich noch Schalter und ein Op-Amp benötigt. Die Belastung der Referenzspannung ist
zudem wenig Code-abhängig. Meist ist der Summierwiderstand RF über dem Op-Amp mit
integriert und sollte auch verwendet werden, da er ebenfalls abgeglichen ist und die
gleichen Driftwerte besitzt, wie die Ladder- Widerstände. Der Wert für R liegt typisch im
Bereich 10 kΩ...100 kΩ.
Dass dieses Netzwerk tatsächlich funktioniert ist mit Hilfe der Figur wie folgt zu sehen. Man
beginnt beim 2R Widerstand rechts. Die übrigen 2R Widerstände liegen alle an Masse oder
virtueller Masse. Durch die Kette findet nun von Stufe zu Stufe eine Verdoppelung der
ZHAW, ASV, FS2008 11-10
Spannung statt, bis man links bei VREF angelangt ist. Entsprechend werden die Ströme, in
Zweierpotenz gewichtet, dem negativen Eingang des Op-Amp zugeführt und addiert zu
Ioutput. Mit dem Feedback Widerstand RF und dem Schalterwert 0 bzw. 1entsteht die
Ausgangsspannung.
R F (8 + 4 + 2 + 1 )
S3 S2 S1 S0
vOUT = R F ⋅ Ioutput =
16R
Es ist zu beachten, dass mit steigender Wertigkeit des Bit die Anforderungen an das
jeweilige Glied im Ladder Netzwerk proportional ansteigen. Für einen 16 Bit DA-Wandler mit
monotonem Verhalten darf beim Übergang 7FFFH auf 8000H (MSB Ladder Glied wird
zugeschaltet) der Fehler nur 1 LSB betragen. Daraus ergibt sich für das 16. Bit eine
Widerstandstoleranz von 1/65536 * 100% , also 0.0015%. Solch hohe Genauigkeiten
können nur durch Wafer Trimmen erreicht werden. Entsprechend kosten hohe
Genauigkeiten einiges mehr, so dass in der Praxis nur die für die Applikation notwendige
Wortbreite eingesetzt werden sollte.
Eine eng verwandte Ausführungsart ist der aus der SC-Technik bekannte D/A-Wandler,
welcher mit einem PCA (programmable capacitor array) aufgebaut ist anstelle der
Widerstände.
Der betrachtete D/A-Wandler besitzt nach dem Op-Amp einen Spannungsausgang. Die
Geschwindigkeit des Wandlers ist begrenzt durch den Operationsverstärker. Schnelle und
präzise Op-Amp sind teuer. Deshalb ist bei schnellen D/A-Wandlern häufig ein
Stromausgang zu finden, ohne eine virtuelle Masse zu fordern.
In Fig. 11-11 zeigt wie der R-2R Ladder Wandler dazu umgebaut werden muss. Binär
gewichtete Ströme werden in einem Transistor-Array generiert. Die Referenzspannung VREF,
R0 und der statisch arbeitende Op-Amp bilden eine präzise Referenzstromquelle. Dieser
Strom wird durch skalierte Emitterwiderstände (R-2R Ladder) in den Stufen Q4 ... Q0 jeweils
um den Faktor 2 geteilt. Um die Spannungsabfälle an den BE-Dioden der Transistoren
exakt gleich gross zu bekommen, müssen alle Emitter vom gleich grossen Strom
durchflossen sein. Dies wird durch Parallelschalten der entsprechenden Anzahl Transistoren
erreicht.
Je nach Wertigkeit des anliegenden Bit wird dieser Strom auf die Ausgangsleitung oder
Masse geschaltet. Der Strom Iout ist nun proportional zum Binärwert.
Typischer FS- Ausgangsstrom (Summe aller Ströme) ist meist IFS = 1… 20 mA.
Fig. 11-11a): Current-Switched DAC: Prinzip
Da letztlich oft eine Spannung zur Weiterverarbeitung benötigt wird, muss Iout zu Vout
gewandelt werden. Häufig steht ein differentieller Stromausgang zur Verfügung um
Common Mode Fehler besser unterdrücken zu können (DC-Offset, Verzerrungen, Spurious)
und doppelte Spannung zu erhalten (siehe Kapitel zu DDS und Fig. 11-12).
ZHAW, ASV, FS2008 11-11
Fig. 11-11b): Current-Switched DAC: Spannungswandlung, Cout optional
In schnellen Schaltungen, wie zum Beispiel bei der direkten digitalen Synthese (DDS) von
HF-Signalen, begnügt man sich mit einem ohnehin notwendigen Abschlusswiderstand von
beispielsweise 50 Ω gegen Masse oder einem Transformator. Zu beachten ist bei der Wahl
des Abschlusswiderstandes, welche maximale Ausgangsspannung am DAC selber
auftreten darf. Einige Typen erlauben nur 0.5 V, meist sind einige Volt zulässig.
Beim System Design und Layout ist darauf zu achten, dass für schnelle Anwendungen die
Einschwingzeit der analogen Spannung an der Last kürzer ist, als die geforderte
Wandlerzeit. Eine grosse kapazitive Belastung (Ausgangskapazität des DAC, Leiterbahn,
Kabel, Eingangskapazität der Folgestufe) ergibt eine entsprechende Zeitkonstante. Im
Beispiel von Fig.11-11b mit 100 Ohm Abschlusswiderstand und 100 pF Kabelkapazität
ergibt sich eine Einschwingzeit von etwa 100 ns, also max. 10 MHz sinnvolle Wandlerrate.
Man beachte, dass die genaue Einschwingzeit, von der Anzahl Bit abhängig ist. Damit ein
10 Bit Konverter auf ein halbes LSB einschwingen kann (1 Teil auf 2048), braucht es Tsettle =
7.6*RC.
Andrerseits lässt sich durch Cout ein Tiefpass 1.Ordnung mit Grenzfrequenz ω0 = 1/RLOADCout
einfach erzeugen.
IOUTA = (DAC CODE/4096) × IOUTFS
IOUTB = (4095 – DAC CODE)/4096 × IOUTFS
VDIFF = (IOUTA – IOUTB) × RLOAD
VDIFF = {(2 DAC CODE – 4095)/4096} × (32 RLOAD/RSET) × VREFIO
DAC CODE is 12 Bit binary
Fig. 11-12: DAC AD9762 (siehe Anhang 2) Blockbild und Berechnung Ausgangsignal,
optionaler Vorschlag für Buffer
Benötigt man grössere Ausgangsspannungen als einige 100 mV, so wird ein schneller
Operationsverstärker eingesetzt. Der DAC wird wie in Fig. 11-11, bzw. 11-12 gezeichnet
wiederum mit einem Widerstand RLOAD abgeschlossen und auf einen nicht-invertierenden
Op-Amp geschaltet. Hohe Geschwindigkeiten lassen sich nur mit Breitband Op-Amp
erreichen, so genannten Buffern oder Video Verstärkern. Dank den breitbandigen
Applikationen in der Datenübertragung und im Mobilfunk sind Op-Amp mit
Transitfrequenzen bis über ein GHz erhältlich.
ZHAW, ASV, FS2008 11-12
11.3.2 Glitch Effekt
Nicht immer einfach ist die Kompensation der durch den Spannungswandler verursachten
Fehler infolge der Offsetspannung und der ungenauen Verstärkung, vor allem bei hohen
Geschwindigkeiten. Ein weiteres Problem bilden die Glitches, Fig. 11-13. Parasitäre
Kapazitäten und ein ungleichmässig schnelles Schalten der Switches im D/A-Wandler
verursachen bei einem Codewechsel unerwünschte Impulse am Ausgang. Am stärksten ist
der Glitch meist dann, wenn alle Bit wechseln also in der Mitte der Kennlinie beim Wechsel
von 7FFF auf 8000. Massgebend für die Störwirkung ist die Fläche G2-G1 unter dem Glitch
(oft angegeben in nVs). Da die kurzeitigen Impulse ein breites Spektrum mit DC Anteil
haben, nützt eine Filterung nicht allzu viel und macht die Einschwingzeit des Wandlers
grösser. Um diese Glitches möglichst gut zu unterdrücken werden ausgeklügelte
Schaltungen angewendet, so genannte Deglitcher. Sie bestehen im Wesentlichen aus
einem Halteglied, welches den Wert kurzzeitig währende der Glitch-Periode auf dem letzten
Wert hält. Es entsteht eine zusätzliche Delay Time, die aber nicht weiter stört. Solche
Deglitcher sind heute im DAC integriert (vgl. Fig. 11-13).
Fig. 11-13: Glitches, Auswirkung, Gegenmassnahme mit Track&Hold
11.3.3 Settling Time
Bei der Geschwindigkeitsmessung wird die Einschwingzeit des Systems, die so genannte
Settling Time bestimmt. Diese ist nicht zu Verwechseln mit den Glitches (Logic Noise),
welche sich vor allem innerhalb der Delay Time abspielen. Die Definition ist im Datenblatt
des Herstellers genau nachzulesen, da zur optimalen Darstellung der Performance nicht
immer die ganze Wahrheit offenbart wird. Korrekt ist die Angabe für den extremsten Fall,
nämlich die Zeit zwischen 0 Volt und Vollausschlag FS, gemessen ab Umschaltung des
Codes bis ein definiertes Restfehlerband um den FS-Wert nicht mehr verlassen wird.
Angaben von Slew Rate und Delay Time allein helfen zwar beim Design von Lastimpedanz
und Layout, geben aber nicht in jedem Fall die tatsächliche Settling Time wieder. Fig. 11-14
zeigt eine sinnvolle Spezifikationsmöglichkeit.
ZHAW, ASV, FS2008 11-13
Fig. 11-14: Settling Time Definitionen
Beispiel:
Ein 1024X768 Pixel Bildschirm mit 60 Hz Refresh Rate muss eine Pixelrate von 47.2 MHz
haben. Mit etwas Reserve ist 64 MHz Pixelfolgetakt realistisch. Um einen weissen Punkt
also sauber zwischen 2 schwarze Punkte setzen zu können muss also sie Settling Time
kleiner als 15.6 ns sein.
11.3.4 Ausgangsspektrum und Filterung
Fig. 11-15: Ausgangsspektrum des D/A-Wandlers.
Am Ausgang des DAC erscheint das rekonstruierte abgetastete Signal. Ein D/A- Wandler
liefert funktionell und ideal gesehen zu diskreten Zeiten einen quantisierten Amplitudenwert
an ein Abtasthalteglied (Sample&Hold, S+H). Das Spektrum des digitalen Eingangssignals
zum S+H ist die periodische Fortsetzung des Spektrums (Images) des ursprünglichen
Analogsignals bei allen Vielfachen der Wandlerfrequenz (Aliasing). Durch das AbtastHalteglied wird dieses Summenspektrum mit einer sinx/x Funktion mit Nullstellen bei
Vielfachen der Wandlerfrequenz fc gewichtet, wie dies in Fig. 11-15 für ein Sinussignal
dargestellt ist.
Durch geeignete Filterung kann entweder das tieffrequente Original ausgefiltert werden,
oder aber mit einen Bandpass durchaus auch das erste, zweite oder dritte Image des
Originals. Als Filter eignen sich bei schnellen DAC LC-Filter gut. Für die Spezifikation sind
die Angaben der maximalen Nutzfrequenz fmax und der Wandlerrate fc festzulegen.
ZHAW, ASV, FS2008 11-14
Das Filter braucht dann bei der Frequenz fc-fmax nur die Sperrdämpfung Amax – Asinx/x zu
erfüllen.
Fig. 11-16: Definition Rekonstruktionsfilter für DAC, Bsp. fo = 30 MHz, fc = 100 MHz
11.3.5 Spannungsreferenz
Bei den neueren Produkten sind Spannungsreferenzen für den Vergleichsmassstab schon
im DAC integriert. Bei der Auswahl externer Referenzen muss darauf geachtet werden,
dass deren Stabilität über die Betriebstemperatur und deren Rauschleistungsdichte den
Anforderungen genügen. Rauscht die Referenz zu stark, so nützt unter Umständen die
gewählte hohe Auflösung gar nichts, vor allem bei Einsatz im niederfrequenten Bereich, z.B.
Sensortechnik. Bei Einsatz einer passiven RC Filterstufe ist zumindest der
Genauigkeitsverlust durch den Spannungabfall im Widerstand zu berücksichtigen,
verursacht durch den Eingangsstrom des DAC Referenzanschlusses. Eventuell ist ein nichtinvertierender Bufferverstärker angebracht, mit genügend geringer Offsetspannung.
Ist die Referenz zeitlich oder über die Temperatur- und Spannungsschwankung zu
ungenau, so ist eine absolute Messung mit voller Auflösung nicht mehr sichergestellt.
Zenerdioden sind insbesondere ungeeignete Mittel. Die Rauschleistung der Referenz sollte
in der Bandbreite der Applikation geringer sein, als diejenige des Wandlers.
11.3.6 Multiplizierender DAC
Viele D/A-Wandler können als so genannte Multiplying DAC eingesetzt werden, deren
Ausgang dem Produkt aus einer Eingangsspannung und einem digitalen Code entspricht.
Verwendet man an Stelle der internen Referenzspannung (z.B. Fig. 11-10) ein externes
analoges Signal, so wird dieses ja funktionsgemäss mit dem digitalen Datenwort
multipliziert. Anwendungen ergeben sich zum Beispiel als 4-Quadrant-Multiplizierer oder in
Verstärkungsregelungen, welche direkt von einem Mikroprozessor digital angesteuert
werden (AGC, Digital Pot) oder bei der Gewichtung von Signalen in Rechenschaltungen
oder analog realisierten FIR Filtern. DAC mit guten Eigenschaften für multiplizierende
Anwendungen sind im Datenblatt als solche speziell gekennzeichnet. Ein grosser AnalogEingangsbereich (d.h. ext. Referenzbereich, Fig. 11-17 Pin 15) und hohe Geschwindigkeit
sind wichtige Grössen. Es sind auch Log-DAC Bausteine erhältlich.
ZHAW, ASV, FS2008 11-15
Fig. 11-17: Applikationsbeispiel Multiplying DAC (MDAC)
Digitale Potentiometer basieren auf einer Widerstandskette mit Schaltern nach Fig. 11-18.
Sie sind mit Schleiferstufen 16…1024 verfügbar (4 Bit bis 10 Bit), wahlweise mit
nichtflüchtigem Speicher für die Einstellung. Die Bandbreite dieser Bauteile ist auf ca.100
kHz beschränkt. Sie ermöglichen aber vielfältige Einstellungen in analogen Schaltungen
direkt ab Prozessor.
Fig-11-18: Digitale Potentiometer und Applikation für Filter / Gain
11.4 Analog - Digital Wandler
Es gibt sehr viele Ausprägungen von A/D-Wandlern und mindestens ein halbes Dutzend
verschiedene Wandlerverfahren. Der Grund für diese Vielfalt sind die unterschiedlichen
Applikationen mit ihren verschiedenen Anforderungen an Geschwindigkeit, Dynamikbereich
und Genauigkeit. Diese Vielfalt lässt sich grob in 3 Kategorien unterteilen.
1.
DC oder langsam variierende Analogsignale. Diese Signale bleiben während des
Digitalisierungsprozesses konstant oder ändern nur unwesentlich. Typische Anwendungen
finden sich in vielen Regelsystemen für physikalische Parameter. Die hauptsächlich
benutzten Techniken sind Dual Slope Converter, Tracking Converter und Sigma-Delta
Converter.
ZHAW, ASV, FS2008 11-16
2.
Kontinuierlich ändernde Wechselsignale und AC- Einzelereignisse. Diese Signale
belegen eine bestimmte Bandbreite und die Wellenform muss exakt erfasst und digital
abgebildet werden. Ändert sich das Signal während der Wandlungszeit (Audio, Video), so
muss eine Sample and Hold (S&H) oder eine Track and Hold (T&H) Schaltung den zu
wandelnden Wert vorgängig einfrieren. Für diese Signale werden Successive Approximation
Converter, Full Parallel Converter und Sigma-Delta Converter eingesetzt, meist mit
integriertem S&H- oder T&H- Glied.
3.
Pulse-Amplituden Signale begrenzter Dauer. Bei diesen Signalen besteht zu meist
keine Beziehung zwischen aufeinander folgenden Pulsen des Analogsignals. Das zu
wandelnde Signal ist die Amplitude eines jeden Pulses, nach dem diese eingeschwungen
ist. Wichtig ist hier die Settling Time der Treiberstufe vor dem ADC. Verbreitete Applikation
sind z.B. Wandlung von CCD Signale von Bildsensoren, Multiplexed Analogsignale (analoge
Abtastwerte), oder Signale des Peak Detektor von Radar- und Sonargeräten. Fast
Successive Approximation Converter, Full Parallel Converter und Pipelined Converter
kommen zum Einsatz.
Fig.: Einteilung der ADC und Anwendungsbereich (Stand 2005)
11.4.1 A/D-Wandler Begriffe
Die Signale mit begrenzter Bandbreite (wenn dies nicht sicher ist, ist ein Filter
vorzuschalten) werden sehr oft höher abgetastet als die berühmten 2 mal höchste
Frequenz, welche für die digitale Signalverarbeitung genügen würde. Gründe sind ein
Wunsch nach begrenztem Aufwand beim Tiefpass Filter und Erhöhung der Auflösung durch
Mittelung in der digitalen Signalverarbeitung. Der Oversampling Faktor beträgt meist 2 bis 8.
Für die hochwertige Wiedergabe eines Einzelereignisses (Impulse) sind sogar eine grosse
Anzahl Abtastwerte pro Pulsperiode notwendig um die höchsten beteiligten Frequenz des
Impulsspektrums korrekt zu erfassen.
Generell genügt es nicht sich nur nach der höchsten interessierenden Frequenz zu richten,
sondern wegen des durch das Abtasten entstehenden Aliasing Effektes ist stets die höchste
vorkommende Frequenz im Signal ausschlaggebend, inklusive Störsignale.
Die notwendige Abtastrate ist aber nicht allein massgebend beider Wahl. Die Zeit selbst,
welche eine Wandlung braucht ist ebenso wichtig, um die gewünschte Genauigkeit zu
erhalten. Sie wird Aperture time genannt. Während dieser Zeit verändert sich das
Eingangssignal auch leicht, so dass je nach Frequenz des Eingangssignals unterschiedlich
grosse Fehler gemacht werden. Typischerweise sollte die Abweichung im Eingangssignal
bei der grössten Steigung (Nulldurchgang höchste Frequenz bei maximaler Amplitude) nur
±1/4 LSB betragen.
ZHAW, ASV, FS2008 11-17
Die maximale Frequenz, welche noch in dieser Toleranz gewandelt werden kann beträgt
somit:
f max = [
∆V
1
] ⋅[
]
∆t
2π Vpeak
mit
∆V =
1
Vpeak 1
LSB = N ⋅
4
4
2
Mit der Auflösung N Bit und der Vollaussteuerung FS = Vpeak kann also beispielsweise ein
12 Bit Successive Approximation A/D- Converter ohne S&H- Schaltung mit einer
Wandlungszeit von 10 µs und FS = 5 V gerade mal fmax = 2 Hz für einen maximalen Fehler
von ±1/4 LSB wandeln. Die Conversion Rate beträgt aber an und für sich 100 kHz.
Um die Situation zu verbessern empfiehlt sich daher bei schnelleren Signalen der Einsatz
eines Sample-and-Hold (S+H, S&H) Glied entsprechend der Fig. 11-19.
Fig. 11-19: Sample und Hold Schaltung
Die Kapazität CH speichert nach deren Aufladen auf Vin den analogen Wert während der
Wandlung. Ein schneller Ladeverstärker A1 und ein niederohmiger Schalter S erlauben eine
rasche Aufladezeit von CH auf einen Wert, der auf ein 1/4 LSB genau ist und ein
hochohmiger Eingang von A2 verhindert ein Entladen um mehr als Bruchteile eines LSB
während der Wandlung. A/D Wandler, die ein S&H- Glied enthalten werden auch Sampling
A/D- Converter genannt.
Fig. 11-20: Diagramm A/D Aperture time bzw. S&H Uncertainity time
Betrachten wir den 12 Bit Wandler nun mit vorgeschaltetem S&H und wollen diesen für
Frequenzen von 10 kHz einsetzen, so erhalten wir mit obigen Formeln ∆V = 0.6 mV und
∆t = 2 ns.
ZHAW, ASV, FS2008 11-18
Die Zeit ∆t, bei S&H Schaltungen Aperture uncertainity time genannt, wird also recht klein.
Die Aperture uncertainity time setzt sich zusammen aus der Unsicherheit des
Abtastzeitpunktes in Folge des Jitter des Abtastschaltpunktes und aus Variationen der
Ausschaltzeit des Schalter S. Beide Effekte bewirken immer noch Abtastfehler. Fig. 11-20
zeigt in einem Diagramm, welche maximale Frequenz mit ±1/4 LSB Fehler für N Bit
Auflösung und gegebene Aperture Uncertainity time erreicht werden kann. Das Diagramm
gilt auch für A/D Wandler ohne S&H und gibt dann die Aperture time an.
Die Aperture time ta ist die Zeit zwischen Ansteuern des Schalter im S&H Glied zum Öffnen
bis er wirklich offen ist und die Spannung am CHold gehalten wird.
Als Aperture delay time te bezeichnet man die Verzögerungszeit zwischen dem
Ausschaltbefehl (Hold) für S und dem tatsächlichen Auftrennen von S. Da diese Delay time
eine konstante Verzögerung ist, deren Variation ja in der Aperture uncertainity time
berücksichtigt wird, spielt sie keine Rolle für die Genauigkeit, da ja alle Abtastzeitpunkte um
den gleichen Betrag verzögert werden (Abtasttheorem).
Einzig bei Pulse-Amplituden Signale könnte diese Verzögerung bei schmalen Pulsbreiten
wichtig werden. Dafür verliert die Aperture uncertainity time an Bedeutung, weil die PulseAmplituden Höhe ja während dem ganzen Intervall konstant bleibt.
Fig. 11-21: Einfaches Modell für Aperture Time and Aperture Time Uncertainity
Beim S&H Glied sind weitere Parameter wichtig. Die Hold time muss solange dauern, bis
die Umwandlungszeit des A/D-Teils abgeschlossen ist, das heisst der Spannungswert über
CH darf in dieser Zeit nur max. ±1/4 LSB absinken. Die Acquisition time ist diejenige Zeit, die
das S&H- Glied benötigt, um bis auf einen tolerierbaren Restfehler dem Eingangsignal zu
folgen. Sie kann aus der RC- Zeitkonstante und der Fehlergrösse unter Annahme einer
Sprungfunktion am RC Glied berechnet werden.
Die minimale Conversion time besteht somit aus der Summe der Acquisition time des S&HGlieds (Aufladevorgang) und der internen Umwandlungszeit des A/D-Teils (Abwägen).
Insgesamt gibt es in der Literatur eine Menge an gleichen Begriffen für verschiedene
Grössen und die Definitionen sind jeweils im entsprechenden Datenblatt zu verifizieren.
Fig. 11-21 versucht die gängigsten Begriffe graphisch darzustellen.
ZHAW, ASV, FS2008 11-19
Droop bezeichnet den Vorgang des Spannungsabfalls vom Sollwert, wie er in der
Haltephase auftritt. Pedestal ist die Fehlerspannung vom Sollwert aus gerechnet, die durch
Ladungstransfer beim Öffnen des Schalters S entsteht (siehe DAC, Glitch) und Feedthrough
wird durch kapazitive Kopplung über den geöffneten Schalter S induziert.
Zwischen Track-and-Hold und Sample-and-Hold wird in diesem Text kein eigentlicher
Unterschied gemacht. Während T&H-Glieder die meiste Zeit im Folgen des Eingangssignals
verbringen, sind S&H-Glieder die meiste Zeit im Haltemodus. Für schnelle A/D-Wandler ist
dieser Begriffsunterschied immer schwerer zu unterscheiden.
11.4.2 Full Parallel (Flash) Converter
Die schnellsten A/D Umsetzer sind die Parallel Converter, auch Flash Converter genannt.
Allerdings ist es auch das Verfahren mit den höchsten Kosten pro Bit. Der Grund für die
hohen erzielbaren Umsetzgeschwindigkeiten ist schnell zu erkennen, denn für jeden
möglichen digitalen Code ist ein Komparator vorhanden. Fig. 11-22 zeigt dies am Beispiel
eines 3 Bit Wandlers. Die Schaltgeschwindigkeit der Komparatoren und der nachfolgenden
Encoder-Logik bestimmt die Conversion time. Der Stand der Technik liegt bei 8-bit bis 10-bit
Wandlern. Höhere Auflösungen bräuchten über 1024 Komparatoren und ergäben extrem
kleine Vergleichsspannungen. Beides ist bei hohen Taktraten unwirtschaftlich und
störanfällig. Die Geschwindigkeiten liegen im Bereich 10 MS/s (MegaSample pro s, MSPS)
bis 1 GS/s.
Fig. 11-22: Flash Wandler für 3 Bit
Parallelwandler haben zufällige Linearitätsfehler. Die Abweichung von der idealen
Übertragungsfunktion für einen bestimmten Code schwankt von Exemplar zu Exemplar. Sie
wird hauptsächlich von den Offsetspannungen der Komparatoren und der Genauigkeit des
Widerstandsteilers bestimmt. Haben zwei aufeinander folgende Komparatoren entgegen
gesetzte Offsetspannungen entsprechender Grösse, so kann ohne weiteres ein fehlender
Code auftreten (missing codes). Die Hersteller Garantie 'no missing code' bescheinigt
entsprechend kleine Toleranzen und haben ihren Preis. Der Eingang, der auf alle
Komparatoren führt, hat eine relativ grosse Eingangskapazität. Um diesen Eingang bei
hoher Geschwindigkeit auch treiben zu können, ist ein Video-Operationsverstärker
notwendig, welcher auch bei grossen kapazitiven Lasten stabil bleibt. Die Settling time
dieses Op-Amp kann eine Rolle spielen.
ZHAW, ASV, FS2008 11-20
Flash Konverter werden sehr oft ohne S&H-Stufe eingesetzt, weil ihre Wandlungszeit und
damit die Aperture time vom Prinzip her sehr klein sind, so klein, dass bei der kleinen bis
mittleren Auflösung dieser Wandler kein zu grosser Fehler entsteht.
Zur Senkung der Kosten oder Erhöhung der Bitzahl wird die Half-flash Technik angewendet.
Dies ist ein Zweischritt Prozess, in dem zuerst das Eingangssignal mit der halben Auflösung
gewandelt wird. Ein interner DAC setzt das Resultat wieder in eine analoge Spannung um,
worauf die verstärkte Differenz zwischen ihr und der Eingangsspannung nochmals
gewandelt wird, um die unteren Bits zu erhalten. Ein Blockschaltbild des Verfahrens ist in
Fig. 11-23 zu sehen. Man erhält 2n Bit mit zwei n-bit Flashwandlern, für N=8 braucht man
also lediglich 31 statt 255 Komparatoren.
Fig. 11-23: Half-flash ADC
Die Technik des Schachtelns der Wandlung lässt sich noch weiter fortführen, man spricht
dann von Multistep convertern. Durch die mehrstufige Verarbeitung wird aber die
Anforderung an die Wandlungszeit jeder Stufe bei sehr hohen Geschwindigkeiten immer
höher. Hier hilft das so genannte Pipelining. Jede Stufe erhält hierin die volle Abtastperiode
zur Verfügung um S&H und partielle Konversion durchzuführen. Der Hardwareaufwand
steigt dadurch, aber die Geschwindigkeit innerhalb der Stufen wird um die Anzahl Pipeline
Stufen reduziert. Vor jeder Pipeline Stufe wird aber eine S&H-Stufe benötigt. Pipelined ADC
benötigen in der Regel mehr Strom als solche ohne Pipelining. Stand der Technik sind 12
Bit bei 200 MS/s bis 16 Bit Auflösung bei 40 MS/s.
Fig. 11-24: Four-stage pipelined parallel conversion, 12 Bit 25 MSPS
Solche Wandler erlauben die Digitalisierung von ZF-Signalen in Empfängern der
Nachrichtentechnik. Fig. 11-24 zeigt ein Blockdiagramm eines vierstufigen Pipelined Parallel
Converters. Die ersten 3 Stufen wandeln ein Bit mehr als notwendig, welches zur
Fehlerkorrektur benutzt wird.
Ein Nachteil dieser Technik: Bei der alternierenden Wandlung mehrerer Signale kann der
Verlust der Gleichzeitigkeit in der Signalverarbeitung Auswirkungen (Phasenverschiebung)
zeigen. Dieses Problem tritt zum Beispiel in der Nachrichtentechnik bei der Verarbeitung
von Inphase- und Quadraturphase- Signalen im Multiplexbetrieb auf. Im nachfolgenden DSP
ZHAW, ASV, FS2008 11-21
muss dann eine Interpolation von zwei Abtastwerten durchgeführt werden, so dass die
Verzögerung eliminiert wird. Meist genügen dazu eine simple Mittelwertbildung von zwei
Abtastwerten und ein Verzögerungsglied um die Hälfte der Abtastperiode.
11.4.3 Successive Approximation Register (SAR) Converter
Bei dieser populären Wandlerart werden verschiedene Ausgangscodes ausprobiert, indem
man sie über einen D/A-Wandler zum Vergleich mit dem analogen Eingangssignal auf einen
Komparator gibt. Normalerweise werden zuerst alle Bits 0 gesetzt. Dann wird das MSB
provisorisch auf 1 gesetzt und vom DAC in eine analoge Vergleichsspannung gewandelt. Ist
das analoge Eingangssignal grösser als diese Vergleichsspannung, so wird das MSB
definitiv auf 1 gesetzt, andernfalls definitiv auf 0. Dasselbe Verfahren wird nun sukzessive
für das zweithöchst wertige Bit und die übrigen Bits durchgeführt. Für einen N Bit ADC
werden also N Wägeschritte benötigt. Im Prinzip führt man eine binäre Suche durch,
beginnend in der Bereichsmitte des ADC. Successive Approximation Converter verfügen
über einen Begin conversion Eingang zum Starten der Wandlung und einen Conversion
done Ausgang, der das Ende des Suchprozesses anzeigt. Nach dem Conversion done
Signal kann das digitale Resultat parallel oder sehr oft seriell aus einem Register (SAR)
ausgelesen werden. Vielfach ist die digitale Schnittstelle auf bestimmte Microcontroller
angepasst um ein einfaches Interface zu ermöglichen. Fig. 11-25 zeigt ein simples
Übersichtsbild eines solchen Wandlers.
Fig. 11-25: Successive Approximation ADC
Die Geschwindigkeit dieser Wandler liegt im mittleren Bereich. Typisch werden Conversion
Rates im Bereich 20 kHz bis 1 MHz erreicht mit Auflösungen zwischen 8 Bit und 18 Bit, dies
vergleichsweise mit der Parallel Conversion Technik zu tiefen Preisen. Ein Problem bei
diesen ADC kann das Auftreten von Nichtlinearitäten und Missing Codes sein. Diese
kommen durch die sukzessive Rückführung und die Nichtidealitäten des
D/A-Wandlers zustande, aber auch wenn Spikes auf Speise- oder Signalleitungen
vorhanden sind. Eine zweite Fehlerquelle ist wie bereits besprochen, die Aperture time,
wenn ohne S&H- Glied gearbeitet wird. Die Successive Approximation Technik lässt sich
sehr gut weitgehend in CMOS Technik integrieren. Dadurch wird im Vergleich zur Parallel
ZHAW, ASV, FS2008 11-22
Conversion Technik bei gleicher Geschwindigkeit ein deutlich geringerer Stromverbrauch
erreicht. Typischerweise kann mit einem Verbrauch von 10 mW...100 mW gerechnet
werden.
Noch drastischere Stromeinsparungen sind möglich, wenn die Switched Capacitor (SC)
Technik zu Hilfe genommen wird. Diese auch als Charge Redistribution Converter oder SCConverter bezeichneten Wandler benutzen exakte Kapazitätsverhältnisse anstelle von
Widerständen. Mit nur N + 1 binär gestuften Kapazitäten, einem Komparator und einer
Steuerung lässt sich das analoge Eingangssignal digitalisieren. Da zu Beginn der Wandlung
alle Kapazitäten parallel geschaltet auf den analogen Wert aufgeladen werden und danach
lediglich eine praktisch verlustfreie Ladungsumverteilung unter den C's stattfindet, sinkt die
gesamte Verbrauchsleistung auf typisch <1 mW...10 mW. Es werden 14 Bit Auflösung
erreicht und Wandlungsraten bis zu 500 kHz. Diese Wandler sind besonders für batteriebetriebene Geräte interessant und begnügen sich zum Teil mit einer einzigen 3…5 V
Spannungsversorgung (z.B. LTC1096 Linear Technology).
Die Wandlung erfolgt in 6 Schritten:
1)
Alle C's parallel aufladen auf Vi mit Sc geschlossen und Sin auf Vi
2)
Gemeinsame Platte aller C's mit Sc von Masse trennen, S1...SN auf Masse legen ,
Sin von Vi trennen -Vin am Komparator Eingang
3)
MSB Anschluss mit S1 auf VREF legen -> Umladeprozess -Vin +VREF/2
4)
Vergleich mit Masse als Schwelle, falls kleiner MSB = 1, sonst MSB = 0 speichern
5)
S1 im Fall MSB = 1 auf Position VREF belassen, sonst auf Masse legen
6)
Repeat für alle N Bit's
Fig. 11-26: 3-Bit Charge Redistribution Converter (SC-Converter)
Für hohe Auflösungen bis 16 Bit wird bei den Successive Approximation Wandlern oftmals
ebenfalls die Multi-Step Technik und u.U. ein Pipeline Verfahren eingesetzt. Es werden
lediglich die einzelnen internen Wandler in Successive Approximation Art realisiert.
Eine Abart dieser Wandlerklasse bilden die Tracking ADC. Sie sind etwas langsam in der
Reaktion auf Sprünge, folgen aber nur leicht ändernden Signalen dafür etwas schneller.
Beim Tracking Converter zählt ein Zähler solange aufwärts, bis dessen analog konvertierte
Spannung dem Eingangssignal entspricht (Fig. 11-27). Nach Erreichen des analogen
Signalwertes wird der Zähler nur noch durch fortlaufendes Inkrementieren/ Dekrementieren
dem Eingangssignal nachgeführt.
ZHAW, ASV, FS2008 11-23
Fig. 11-27: Tracking ADC, Blockdiagramm und Signalverläufe
Eine vereinfachte Verwendung benutzt lediglich die 1 Bit Information Up count bzw. Down
count zur digitalen Abbildung eines Signals anstelle des gesamten Counter Inhaltes.
Besonders Sprachsignale lassen sich mit diesem Verfahren kompakt und ohne grosse
Einbusse an Qualität digitalisieren und übertragen oder speichern (vgl. Fig.11-27 rechts).
11.4.4 Dual Slope Converter
Die Technik der Slope Converter basiert auf dem Vergleich einer linearen Rampe mit dem
Eingangssignal. Bestimmt man digital die Zeit bis die Rampe nach dem Start das
Eingangssignal erreicht hat, so ist diese Zeit proportional zum Analogwert. Als digitaler
Zeitmesser eignet sich ein Zähler, der von einem stabilen Oszillator angesteuert wird und
anhält, wenn die Rampe den Analogwert erreicht. Die lineare Rampe lässt sich durch Laden
eines Kondensators mit einer Konstantstromquelle realisieren. Der ganze Hardwareaufwand
ist relativ gering. Dies geschieht aber klar auf Kosten der Wandlungsrate.
Die Methode der Dual Slope Converter eliminiert viele Probleme mit der Genauigkeit und
eignet sich besser für höhere Auflösungen.
Die Idee ist in Fig. 11-28 verdeutlicht. Zuerst lädt ein zum Eingangssignal proportionaler
Strom die Kapazität C über ein festes Zeitintervall t1 auf. Dann wird der Kondensator C mit
einem konstanten Strom entladen, bis die Ausgangsspannung 0 V erreicht. Die Zeit um C
zu entladen ist daher ebenfalls proportional zum Eingangssignal. Der Zähler zählt wie schon
vorhin die Takte eines Oszillators. Durch geschickte Zählersteuerung lässt sich auch die
konstante Integrationszeit mit demselben Oszillator und Zähler realisieren.
Zu Beginn der Wandlung wird dazu der Zähler auf Null rückgesetzt. Nun lässt man den
Zähler laufen, bis alle Ausgänge 1 sind und als folgender Zustand ein Überlauf angegeben
wird. Dieser Überlauf wird in einem FlipFlop gespeichert und schaltet von Eingangssignal
auf die negative Referenzspannung -VR um. Der Zähler selbst hat in diesem Moment den
Zustand 0 und zählt nun weiter aufwärts, bis der Komparator meldet, dass die Ladung von C
vollständig entfernt wurde. Der Zählerstand zum Schluss ist proportional zum Eingangswert:
Z = [ Zmax + 1] ⋅
V IA t1 V IA
= ⋅
V R T VR
Die Auflösung beträgt Log2(Zmax+1) und T ist die Oszillatorperiode. Die Zeitkonstante RC ist
so zu wählen, dass der Op-Amp für VIA = VR gut ausgesteuert, aber keinesfalls in den
nichtlinearen Bereich in der Nähe der Sättigung gerät. Die Genauigkeit von C, R und der
Taktfrequenz beeinflussen die Wandlung aber nicht mehr wesentlich.
Ebenso ist die Offsetspannung des Op-Amp weniger kritisch, weil sie bei der Wandlung
einmal dazu und einmal abgezählt wird.
ZHAW, ASV, FS2008 11-24
Fig. 11-28: Dual Slope ADC Verfahren
C selbst sollte ein verlustarmer Metallfolien- oder ein Keramikkondensator sein, da der
Eigenverlust an Ladung einen Fehler verursacht. Die Stromquelle bzw. die
Spannungsreferenz VR muss hingegen sehr genau sein. Die genauesten Konverter
verfügen über einen vorgängigen Abgleichzyklus, ein so genanntes Auto-zeroing, während
der Eingang auf 0 V gehalten wird. Die gemessene Fehlerspannung wird vom
nachfolgenden Messwert subtrahiert.
Durch die Integration des Eingangssignals wird die Dynamik des Wandlers deutlich erhöht.
Hochfrequente Geräuschanteile werden mit 20 dB Dekade gefiltert, periodische Störsignale
mit der Periodendauer k*t1 werden theoretisch sogar vollständig unterdrückt (t1 siehe Fig.
11-28). Dies erlaubt einerseits die Genauigkeit von Dual Slope Convertern bis auf 22 Bit
hochzuschrauben und andrerseits periodische Störsignale, wie etwa die Netzfrequenz (50
Hz Brumm), zu unterdrücken.
Fig. 11-29: Unterdrückungsverhalten des Dual Slope ADC
Will man derart hohe Auflösungen nutzen, so sollte beim Layout besonders darauf geachtet
werden, dass digitale Schaltsignale aus dem Logik- oder µP-Teil nicht mit den analogen
ZHAW, ASV, FS2008 11-25
Signalpfaden koppeln. Die Wandlerbausteine selbst weisen meist getrennte Masse für
analoge Signale und digitale Signale auf. Diese Massen sollten separat wie normale
Signalleitungen geführt werden, und erst am Netzteil sternförmig zusammengeführt werden.
Als Schirmung oder Guard Ring eignet sich besser die analoge, unverseuchte Masse.
Wenn möglich können die analogen und digitalen Schaltungsteile getrennt auf der
Leiterplatte je in einer Hälfte untergebracht werden. Alle Speiseeingänge, vor allem jene der
Logikbausteine, sollten direkt beim Baustein mit einem Keramikkondensator von 10n ...100n
abgeblockt sein.
Dual Slope Wandler werden häufig in digitalen Multimetern eingesetzt. Sie bieten 12 bis 22
Bit Auflösung, hohe Stabilität und gute Netzunterdrückung bei kleinen bis mittleren
Wandlungsraten (maximal 1/(2 t1)) und geringem Preis. Sie sind vom Prinzip her streng
monoton. Einer der präzisesten integrierten Wandler mit eigenem Mikrokontroller ist der
AD1175 (Analog Device). Er arbeitet nach einem optimierten Multi Slope Prinzip und
erreicht 22 Bit (6,5 Digits) bei 20 Konversionen pro s.
11.4.5 Sigma-Delta Converters
Sigma-Delta Converter (Σ-∆ ADC) haben in den letzten Jahren einen eigentlichen Boom
erlebt im Bereich von 12 Bit ...24 Bit Auflösung bei Abtastraten von bis einige hundert kHz.
Der Grund liegt in der drastischen Reduktion des analogen Schaltungsteils auf Kosten einer
ebenso deutlich erhöhten digitalen Komplexität. Da Letztere aber kompatibel zur Integration
von µP und DSP ist ergibt sich insgesamt ein Preisvorteil. Sigma-Delta Converter sind heute
vielfach bereits auf demselben Chip implementiert, wie die nachfolgende digitale
Signalverarbeitung. Das Grundprinzip der Wandler ist ein integrierendes Verfahren wie in
Fig. 11-30 schematisch vereinfacht dargestellt.
Fig. 11-30: Sigma Delta converter
Die 1 Bit DAC Rückführung wird vom analogen Eingangssignal VI subtrahiert. Das
resultierende Fehlersignal wird durch den Integrator Tiefpass gefiltert und vom integrierten
Fehlersignal wird die Polarität durch den nachfolgenden Komparator bestimmt. Dieser
Komparator ist eigentlich nichts anderes als ein 1-bit A/D Wandler. Der Ausgang des
Komparators steuert den 1-bit DAC. Der Komparator gibt eine „1“ ab, wenn das
vorhergehende Integrationsintervall mit einer Spannung < 0 V endet hat und eine „0“ sonst.
Für eine „1“ am Eingang des DAC gibt dieser die Referenzspannung Vref aus, sonst -Vref.
Der Ausgang des 1-bit DAC wirkt stets als negative Rückkopplung und versucht daher
ständig den Integratorausgang auf Null zu regeln. Die Referenzspannung VREF ist nun
grösser oder gleich der Spannung VI. Für kleine VI wird also nachdem einmal eine „1“ am
Komparator ausgegeben wurde, eine lange Folge von „0“ folgen, bis der Integrator wieder
einen Nulldurchgang erreicht. Ist VIA gleich gross wie VREF, so durchläuft der Integrator die
Nulllinie in jedem Taktzyklus und es stellt sich eine Folge von abwechselnden 0 und 1 ein.
Die Aufgabe des digitalen Filters ist es, eine digitale Zahl zu finden, die proportional zur
ZHAW, ASV, FS2008 11-26
Anzahl Einsen im Bitstrom am Komparatorausgang ist. Dazu ist eine Vielfalt von digitalen
Filtern bekannt, welche aber allesamt den grössten Hardwareaufwand diesen Wandler
verursachen.
Damit die Bestimmung der Proportionalität möglich ist, ist eine deutliche Überabtastung, viel
höher als die Nyquist Rate, notwendig. Man spricht von Oversampling und dem
Oversampling Ratio, welches dem Verhältnis von aktueller Abtastrate und Nyquistrate
entspricht. Typischerweise liegt die aktuelle Abtastrate im Bereich des hundert- bis
tausendfachen der Signalbandbreite.
Das Digitalfilter hat weiter die Aufgabe, das Quantisierungsrauschen auf die eigentliche
Nutzbandbreite des Wandlers zu beschränken. Am Ausgang kann nun eine Decimation
(Reduktion der Abtastwerte) auf etwas über die Nyquist-Frequenz vorgenommen werden,
ohne dass sich dabei das hochfrequente Rauschen ins Nutzband verschieben kann. Man
kann zeigen, dass dank des analogen Filters (Integrator) das weisse Rauschen spektral
entsprechend einer Hochpassfunktion (Noise Shaping) geformt wird
(Quantisierungsrauschen wird beim Komparator addiert Differenzierung).
Fig.11-31: Oversampling, Digital Filterung und Noise Shaping
Filtert man dieses Rauschen im Digitalfilter auf die Nutzbandbreite 0...fo, so erhält man eine
Rauschleistung von:
3
 2 f  π2
N = const ⋅  o  ⋅
 Kf s  12
Daraus ersieht man, dass pro Verdoppelung des Oversampling Ratio ein S/N Gewinn von
9 dB resultiert, was einer Erhöhung der brauchbaren Auflösung von 1.5 Bit entspricht.
Für ein 256-faches Oversampling erhält man also nach dem Digitalfilter eine zusätzliche
Auflösung von 12 Bit oder einen Dynamikgewinn von grob 72 dB.
Ein weiterer Vorteil der Sigma-Delta Converter ist es, dass infolge der hohen Überabtastung
keine besonders steilen Anti-Aliasing Filter am Eingang notwendig sind (Fig. 11-32). Oft
genügt ein einfaches RC-Glied.
ZHAW, ASV, FS2008 11-27
Fig. 11-32: Anti-Aliasing Filter (AAF) ohne und mit K- fachem Oversampling
11.4.6 Jitter Einfluss des Abtasttaktes
Wie bereits weiter oben angeführt besteht in der Aperture time ein Anteil Aperture
uncertainity time, der Einflüsse wie Temperatur, Exemplarstreuung und Laufzeitvariationen
im analogen Buffer und digitalen S&H Schalter beinhaltet. Es ist aber wichtig gerade bei
schnellen Wandlern auch den Abtasttaktgeber selber im Auge zu behalten. Jeder Oszillator
weist einen Jitter auf, verursacht durch das Rauschen in dessen Schaltung (siehe Kapitel
Oszillatoren). Dieser Jitter führt zu einer Verschiebung des Abtastzeitpunktes unabhängig
von der Wandler Performance, wie das Bild 11-33 zeigt. Die Folge dieses Jitterns ist eine
Reduktion des SNR bzw. ENOB. So nützt wahrscheinlich ein 12 Bit ADC bei 10 MHz wenig,
wenn der Oszillator einen Jitter von 10 ps aufweist, wie Fig. 11-34 belegt.
Fig. 11-33: Aperture Uncertainity Time tj durch Takt-Jitter
Fig. 11-34: Einschränkung in SNR und ENOB bei schnellen ADC durch Takt-Jitter
ZHAW, ASV, FS2008 11-28
Sorgfältig entworfene Quarz- und SAW- Oszillatoren haben sehr geringen Jitter von weniger
als 1ps, während PLL Synthesizer eher Jitter im Bereich von 10 ps aufweisen.
Jitter ist zwar eine Zeit, welche aber immer mit einem Frequenzbereich verbunden ist, da es
sich um die Integration der Phasenrauschdichte handelt. Bei der A/D-Wandlung wird das
Spektrum des Abtasttaktes wird mit demjenigen des Eingangssignals gefaltet (Multiplikation
im Zeitbereich). Bei einem sinusförmigen Eingangsignal übernimmt also das digitalisierte
Signal quasi das Phasenrauschen des Taktes. Kritisch ist dabei meist das breitbandige
weisse Rauschen, welches das SNR verschlechtert. Für diesen Teil gilt folgende
Umrechnung aus der relativen Rauschleistungsdichte in [dBc/Hz] zu Jitter in [s] und für die
Oszillatorfrequenz fo
A
Jitterrms =
2 ⋅ 10 10
2πf o
A = PhaseNoiseDensity + 10 log(B)
B = Bandbreite des Rauschens (ohne Filter bis 2*fo)
Das Anbringen eines Bandpassfilters nach dem Oszillator, insbesondere bei PLL Lösungen
ist eine gute Möglichkeit zur Verbesserung des Jitter.
Das SNR eines ADC wird also im Wesentlichen von 3 Grössen (ohne Spurious)
mitbestimmt: Jitter, Quantisierungsrauschen und Rauschen der Eingangstufen. Die Grössen
gehen ins SNR gemäss Fig. 11-35 ein.
Fig. 11-35: SNR Berechnung mit allen Rauschanteilen
Mehr Details zu diesem Thema in Bezug auf die Nachrichtentechnik wird im 3. Studienjahr
vertieft.
11.4.7 Differentielle Eingänge:
Schnelle Wandler weisen oft differentielle Signaleingänge auf. Die Konversion von Singleended zu differentiell erfolgt entweder mit Transformator oder speziellen differentiellen OpAmp (Fig. 11-36). Schnelle Wandler können sogar differentielle Takteingänge aufweisen
(Beispiel Anhang A5, ADC 6645), die dann ebenso beschaltet werden. Um den Jitter nicht
zu erhöhen, sollten keine Komparatoren oder Logik eingesetzt werden.
ZHAW, ASV, FS2008 11-29
Fig. 11-36:Anschluss an differentielle Eingänge: oben passiv, untern aktiv
ZHAW, ASV, FS2008 11-30
11.5 Literaturangaben
Analoge Schaltungen , Manfred Seifart, ISBN 10: 3-3410-1298-2, Verlag Technik, 6. Aufl.
2003
Data Conversion Handbook, Analog Devices, ISBN 10: 0-7506-7841-0, Elsevier - Newnes
2005, Kapitel 2
Download: http://www.analog.com/library/analogDialogue/archives/3906/Chapter%202%20Sampled%20Data%20Systems%20F.pdf
Data Conversion Handbook, Analog Devices, ISBN 10: 0-7506-7841-0, Elsevier - Newnes
2005, Kapitel 3
http://www.analog.com/library/analogDialogue/archives/3906/Chapter%203%20Data%20Converter%20Architectures%20F.pdf
Phase Noise and Jitter, Walt Kester, Tutorial MT-008, Analog Devices 2005
http://www.analog.com/en/content/0,2886,760%255F%255F91502,00.html
Die Hohe Schule der Elektronik: Die hohe Schule der Elektronik, Teil.2, Digitaltechnik,
Paul Horowitz und Winfield Hill ISBN-10: 3895760250
Analog-to-Digital Conversion Techniques, David Hoeschele, ISBN 0-471-57147-4, John
Wiley, 1994
ZHAW, ASV, FS2008 11-31
Anhang A1: Sinx/x Graph
Normierter sin(x)/x Graph für fclk = 1 Hz, d.h. Nyquist-Frequenz 0.5 Hz
Nyquistzonen nutzbar für Bandpass-Sampling, Bandpass-Erzeugung
ZHAW, ASV, FS2008 11-32
Anhang A2: DAC Datenblatt Auszug
ZHAW, ASV, FS2008 11-33
Anhang A3: Phase Noise to Jitter Conversion
A2
A3
A4
 A1

A = 10 ⋅ log 10 10 + 10 10 + 10 10 + 10 10 


Low Noise Crystal Oscillator (100 MHz)
PLL Clock Source (2.25 GHz) with Loop Filter 10 kHz
ZHAW, ASV, FS2008 11-34
Anhang A4: ADC Datenblatt Auszug