Ideen für das Upgrade des ATLAS Pixeldetektors

R&D des Detektorkontrollsystems für den
ATLAS-Pixeldetektor im HL-LHC
Jennifer Boek, Susanne Kersten, Peter Kind, Peter Mättig,
Lukas Püllen und Christian Zeitnitz
Bergische Universität Wuppertal
DPG Tagung in Karlsruhe
31. März 2011
Inhalt
Phase 2 Upgrade zum HL-LHC
 Das Detektorkontrollsystem (DCS)

– Das DCS-Netzwerk

Analoges Chipdesign
– Physical Layer Chip
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2
Das HL-LHC Upgrade

Geplantes Phase 2 Upgrade für 2020:
– Luminosität L=5·1034cm-2s-1
– Integrierte Luminosität 3000fb-1
– 400 Events pro bunch crossing ?

→ Komplette Erneuerung des inneren Detektors mit
Hinblick auf
– Strahlungshärte (570 MRad im Pixeldetektor)
– Power und Kühlung für mehr Kanäle
– Minimierung der Strahlungslänge und Materialeinsparung (weniger
Platz für Kabel und Elektronik)
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3
Der neue ATLAS-Pixeldetektor

Aktuelle Planung für Pixel:
– Bis zu 3 (konventionelle) feste äußere Lagen und bis zu 5
Disks/Endkappe
– 2 innere Lagen um die Beampipe
– η <= 2.5
– Stavekonzept im Barrelbereich wird beibehalten
– Kontrolle/Datenauslese pro Halfstave
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Inhalt
Phase 2 Upgrade zum HL-LHC
 Das Detektorkontrollsystem (DCS)

– Das DCS-Netzwerk

Analoges Chipdesign
– Physical Layer Chip
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Was ist DCS?
Das Detector Control System:
Zuständig für die Sicherstellung der Datennahme
 Sicherheit von Mensch und Maschine
Aufgaben:




Versorgung des Detektors mit Energie
(Fern-)Steuerung des unzugänglichen Detektors
Überwachung und Steuerung der Umgebungsbedingungen
Archivierung wichtiger Größen wie Spannungen, Ströme und
Temperaturen
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DCS Konzept für den HL-LHC
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DCS Konzept für den HL-LHC
Drei unabhängige Pfade:

Safety
– Fest verdrahtetes Interlocksystem
– Höchste Verlässlichkeit
– Geringe Granularität

Control & Feedback
– Bearbeitet Benutzeranfragen
– Steuerung / Überwachung des Detektors
– Hohe Verlässlichkeit, autarke Datenübertragung

Diagnostics
– Datennahme nur bei Bedarf (z.B. Kalibration)
– Höchste Granularität
– Datenübertragung in die Datenauslese integriert
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Das DCS-Netzwerk
Kompromiss zwischen der Minimierung toten Materials
und Maximierung der Granularität:
Zwei ASIC-Chips:

DCS-Chip (End Of Stave)
DCS-Controller ist mit PCs im
Counting room verbunden
CAN mit geringerem Spannungshub
– Analogteil (ADC)
– Digitalteil (Kommunikation)

DCS-Controller (Service Point)
– Digitalteil (Kommunikation)
4 x 4 DCS Chips pro
DCS-Controller
I²C-HC (mod. I²C, differenziell)
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Inhalt
Phase 2 Upgrade zum HL-LHC
 Das Detektorkontrollsystem (DCS)

– Das DCS-Netzwerk

Analoges Chipdesign
– Physical Layer Chip
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Analoges Chipdesign

Prozess: 130 nm (cmrf8sf)
→ Strahlenhart

Erstes analoges Design: 3
Studien zu unterschiedlichen
Teilen des DCS-Chips:
– Transceiver zur diff.
Datenübertragung
– 4 Bit R-2R Netzwerk zur D-AWandlung
– Inverter & Schmitt-Trigger zur
Takterzeugung

Fläche 1000 x 1000 µm²
 Submittiert: November 2010
 Erwartete Ankunft: März 2011...
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Physical Layer

Physical Layer: Physikalische
Verbindung zwischen Knoten und Bus

Datenübertragung nach dem CAN-Prinzip
–
–
Rezessiver Zustand
–

„0“, Spannungsdiff. 300mV
TxD
„1“, Spannungsdiff. 0V
Übertragungsrate durch Leitungslänge
begrenzt
Beispiel mit VP230
(kommerzielle Lösung)
CAN_H
TxD
RxD
120

CAN_L
Dominanter Zustand
120

Differenzieller Bus mit mehreren Knoten
CAN_H
TxD
CAN_L
RxD
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Unser integrierter Sender

Dominanter Zustand:
– Beide MOSFETs eingeschaltet
– Dioden begrenzen den
Spannungshub

TxD
Rezessiver Zustand
– Beide MOSFETs ausgeschaltet
– Potenzialdifferenz fließt durch
Terminierung ab
– τ = Kabelkapazität · Terminierung
Kabellänge 20m
Kabellänge 60m
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2009
Spectre Simulation
Unser integrierter Empfänger


Unsymmetrische Last erzeugt
unsymmetrische Verstärkung
Pegelschwellen bei ~75mV und
~170mV
– 95mV Hysterese

Schmitt-Trigger liefert steile
Flanken
RxD
CAN_H
CAN_L
Spectre Simulation
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Ausblick

Testen des Physical-Layer Chips
– u.a. in Kombination mit den Digitalchips (siehe
nächster Vortrag)

Nächste Submission vermutlich wieder reines
Analogdesign
– Chipinterne Referenzspannung (Bandgap und BetaMultiplier)
– Evtl. erste Studien für einen Sample&Hold
Mechanismus
– Weitere Studien zu den Elementen des PhysicalLayer Chips (abhängig von den Testergebnissen)
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