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ZHAW, ASV, FS2008 10-1 Kapitel 10 Frequenzsynthese Inhaltsverzeichnis 10.1 Einführung ...............................................................................................................2 10.2 Direct Digital Synthesis DDS ...................................................................................3 10.2.1 DDS Bausteine und spektrale Reinheit .....................................................5 10.2.2 DAC Einfluss und Analoges Interface .......................................................8 10.2.3 DDS Applikationen ..................................................................................11 10.3 Phase Locked Loop (PLL) Synthese .....................................................................12 10.3.1 Der PLL 2. Ordnung................................................................................17 10.3.2 Modulus Divider ......................................................................................20 10.4 Literaturangaben ...................................................................................................21 Anhang A1: Sinx/x Graph ..............................................................................................22 Anhang A2: Schnelle DDS Produkte .............................................................................23 Anhang A3: PLL Berechnung für CD4046 .....................................................................24 Anhang A4: PLLatinum..................................................................................................26 ZHAW, ASV, FS2008 10-2 10.1 Einführung Die Frequenzsynthese ist die Anwendung der Oszillatoren und Quarzoszillatorentechnik zwecks Erzeugung von reinen sinusförmigen Signalen oder Zeitsignalen mit programmierbarer Frequenz. Es ist ja einleuchtender Weise unwirtschaftlich für eine WLAN Karte 79 verschiedene Quarzoszillatoren mit Frequenzunterschied von 1 MHz zu realisieren. Durch die Kombination von Oszillator und Regeltechnik ist es möglich mit nur einem Voltage Controlled Oscillator (VCO) und einem Quarzoszillator (XO) als Referenz auszukommen. Ein zweiter beliebter Weg ist die Kombination digitaler Signalverarbeitung und Quarzoszillator als Referenz. Die Idee besteht kurz darin, eine beliebig wünschbare Frequenz aus einer stabilen festen Referenz rechnerisch/tabellarisch abzuleiten. Fig. 10-1: Blockschaltbild eines Magnet Resonance Imaging Elektronik (Quelle: TI) Im Beispiel in Fig. 10-1 ist das Blockbild eines Magnet-Resonanz-Tomographen skizziert. Es nutzt Radiowellen und starke Magnetfelder aus, anstelle von Röntgenstrahlen, um ins Innere von Menschen sehen zu können. Um den Spin der Wasserstoffatome auf verschiedenste Weise beeinflussen zu können sind RF-Frequenzen von 20 – 800 MHz notwendig. Dies benötigt eine entsprechende Frequenzsynthese ausgehend von den bekannten Oszillatorschaltungen. Eine der grundlegendsten Schwierigkeiten die es bei der Frequenzsynthese zu lösen gilt, ist die Beherrschung der Frequenzstabilität bzw. des Phasenrauschens. Das Problem wird umso grösser, je höher die zu erzeugenden Frequenzen liegen, weil die verfügbaren Quarzreferenzen auf den Bereich 10…100 MHz beschränkt sind. Frequenzsynthese ist vor allem in der Nachrichtentechnik (Wireless, RFID, Radio, TV), in der industriellen Messtechnik, Navigation, Medizintechnik aber selbst in Set-Top Boxen der Unterhaltungsindustrie und in der Soundtechnik zu finden. ZHAW, ASV, FS2008 10-3 10.2 Direct Digital Synthesis DDS In diesem Abschnitt wird ein relativ junger Ansatz für den Bau von programmierbaren, präzisen Oszillatoren beschrieben, welche als Synthesizer oder Funktionsgeneratoren dienen. Durch den Druck in der Empfängertechnik, die Schnittstelle zwischen analogem und digitalem Teil immer weiter Richtung Antenne zu verschieben, wie dies in Fig. 10-2 dargestellt ist, benötigte man eben auch numerisch arbeitende Oszillatoren (NCO). Dies wurde dank der enormen Fortschritte der Digitaltechnologie Ende der 90er Jahre möglich. Fig. 10-2: Vergleich herkömmlicher und moderner Funkempfänger Durch die Vorlagerung der A/D-Wandlung aus dem Demodulator musste für die letzte Mischstufe eine digitale Lösung gefunden werden. Die Mischer sind sehr einfach zu realisieren - eine einfache Multiplikation im DSP. Mit einem D/A-Wandler lässt sich ein NCO auch im analogen Bereich einsetzen. Solche Signalerzeugung wird mit Direct Digital Synthesis (DDS) bezeichnet. Zum Verstehen des DDS Prinzips erinnere man sich an die Definition eines Oszillators: „Ein Oszillator generiert eine repetitive Wellenform“. Dies kann als Reise auf einem Kreis interpretiert werden. Jeder Punkt auf dem Kreis entspricht einem Punkt der Wellenform, welche meist sinusförmig ist. Mit fortschreitender Zeit bewegt man sich auf dem Kreis linear mit bestimmter Schrittweite und Geschwindigkeit fort und generiert dadurch die Wellenform. Dieses simple Modell ist graphisch in Fig. 10-3 dargestellt. ZHAW, ASV, FS2008 10-4 Fig. 10-3: Kreismodell des Oszillators Umgesetzt in Elektronik heisst dies, dass man bei jedem Schritt auf dem Kreis einen differentiellen Phasenwert M zur bis dahin bereits akkumulierten Phasensumme in einem Addierer dazu zählt. Dieser inkrementale Wert entspricht der Sprungweite, die man innerhalb der Wellenform von Abtastwert zu Abtastwert vollzieht. Die Geschwindigkeit mit der man diese Sprünge durchführt bestimmt die Frequenz der Wellenform natürlich auch mit. Entweder nimmt man grössere oder kleinere Sprünge um die Geschwindigkeit zu verändern oder man ändert die Sprungrate. Bei der Direct Digital Synthesis (DDS) steht für die Sprungrate ein Muttertakt zur Verfügung, sinnvollerweise ein stabiler Quarzoszillator mit fclk. Einmal gewählt, bleibt also nur die Frequenzänderung durch Wahl der Sprungweite M auf dem Kreis. Je grösser der Akkumulator ist, desto mehr Punkte liegen auf dem Kreis, denn umso grösser ist die Anzahl Inkremente bis ein Überlauf des Addierers erfolgt und damit eine zweite Runde gestartet wird. Für N-Bit Akkumulatoren erhält man 2N Punkte auf dem Kreis, wie dies in Fig. 10-3 für N = 4 gezeichnet ist. Durch die Angabe der Anzahl zu springenden Zwischenräume M bestimmt man also die Frequenz aus der zeitlichen Ableitung der Phase φ nach dem Zusammenhang: M dφ 2N f clk = = N ⋅M 1 dt 2 f clk Tabelle: Grösse Phasen-Akkumulation, Anzahl Punkte auf dem Kreis in Funktion von N Alle 3 Grössen in dieser Formel lassen sich präzis digital festlegen und beeinflussen, so dass exakt die gewünschte Frequenz erzeugt werden kann. Daher rührt auch der Name Numerically Controlled Oszillator (NCO). Mit Hilfe von Fig. 10-4 soll das Blockschaltbild eines DDS Synthesizers genauer erläutert werden. Der Akkumulator selber gibt an seinem Ausgang erst eine Zahl p der Wortbreite P aus, welche der momentanen Phase der Wellenform auf dem Kreis entspricht. Im Allgemeinen ist P < N gewählt. Was nun folgt ist das Abbilden der Zahl p auf den gewünschten Abtastwert w der Wellenform mit der Wortbreite W. Dies ist ebenfalls sehr einfach zu bewerkstelligen. ZHAW, ASV, FS2008 10-5 P Die Wellenform ist mit 2 Abtastwerten in einem Speicher digital abgelegt. Der momentane Wert p bildet die Adresse für diesen Speicher und wird dadurch auf die gewünschte Wellenform abgebildet. Die Wellenform kann beliebig sein, meistens wird aber die Sinusoder Cosinus-Form verwendet. Die resultierenden Abtastwerte müssen im letzten Schritt noch mit einem D/A - Wandler der Wortbreite W analog umgeformt und gefiltert werden. Je nach Anzahl (P) und Wortbreite (W) der Abtastwerte kann ein sehr reines Signalspektrum erzeugt werden, die Grenze liegt heute bei der Machbarkeit und Genauigkeit von schnellen D/A-Wandlern. Fig. 10-4: Blockdiagramm der DDS Grundstruktur Interessant wird der digitale Baustein besonders durch die einfache Möglichkeit der Modulation der Wellenform in Amplitude, Phase und Frequenz. Verändern wir die Grösse M, so verändern wir die Frequenz (FM, FSK). Addieren wir am Akkumulator Ausgang einen bestimmten Wert dazu, dann verändern wir die Phase der Wellenform (PM, PSK) und schieben wir die Ausgangswerte des Speichers bitweise (shift right) oder multiplizieren sie im D/A-Wandler mit einem Gewicht, so erhalten wir eine Modulation in der Amplitude (AM, ASK). Die Zeitpunkte dieser Änderungen sind mit der Auflösung des Muttertaktes fclk beliebig wählbar und unabhängig voneinander. In der Nachrichtentechnik lassen sich mit diesen DDS Bausteinen die kompliziertesten Modulationen einfach und direkt von einem Prozessor gesteuert erzeugen. Maximale Nutzfrequenzen bis 400 MHz, Frequenzauflösungen im milli-Herz Bereich und Änderungsraten im Bereich bis zu 100 MHz für alle Modulationsarten sind heute Stand der Technik (siehe auch Anhang A2). Damit lassen sich einfach schnelle Frequency Hopping Synthesizer und moderne Breitbandmodulatoren erzeugen (NTM1 3. Studienjahr). 10.2.1 DDS Bausteine und spektrale Reinheit Als Beispiel käuflicher Bausteine wird der AD9834 von Analog Devices etwas genauer betrachtet (Fig. 10-5). Sein Herz besteht aus einem 28 Bit breiten Akkumulator (N), so dass auf dem Phasenkreis 268’435’456 Punkte liegen. Mit einer Zeitbasis von 50 MHz ergibt sich eine Auflösung von 0.18 Hz. Jede Frequenz von Gleichspannung bis 25 MHz im Raster von 0.18 Hz lässt sich also erzeugen. Für die Phasenmodulation ist ein Addierer zu den oberen o 12 Bits von P integriert. Dies ergibt eine Phasenauflösung in 4096 Stufen von 0.09 , fein genug für alle bekannten Phasenmodulationen. Mit P=12 umfasst der Abtastwertespeicher 4096 Samples mit 10 Bit Auflösung (W), der D/A Wandler ist auf dem Chip mit integriert und in der Amplitude ebenfalls kontrollierbar. Aus diesem und anderen Blockbildern ist ersichtlich, dass aus Speicherplatzgründen nicht alle Bits des Akkumulators zur Adressierung benutzt werden. Das heisst nichts andres, als dass die Phase quantisiert wird auf einen der 2P ROM-Werte. Daraus resultiert eine unerwünschte Phasenmodulation, ein Phasenzittern (englisch Jitter). ZHAW, ASV, FS2008 10-6 Fig. 10-5: Baustein Beispiel DDS Das Resultat im Spektrum betrachtet sind Störlinien, so genannte Nebenwellen (englisch Spurious), welche aber typischerweise mindestens 60 dB unter dem Träger liegen. Die Lage der Frequenzlinien im Spektrum und die Signalstärke sind stark abhängig von der gewählten Frequenz relativ zum Muttertakt. Es ist leicht einzusehen, dass bei geeigneter Wahl der Sprungweite die Abtastwerte gerade den richtigen Werten entsprechen. In diesem Fall entstehen keine solchen Spurious. Die Bedingung ist aber allgemein nicht erfüllbar, da der Mutteroszillator fix ist. ZHAW, ASV, FS2008 10-7 Fig. 10-6 zeigt ein Spektrum für den Baustein AD9834 mit Muttertakt 50 MHz für die Ausgangsfrequenz 16.66 MHz (M = 89'546'640 in 10-6 a)) und 4.8 MHz (M = 25'769'804 in 10-6 b). Durch die Wahl einer hohen Ausgangsfrequenz, relativ zur halben Taktfrequenz sind im Bild 10-6a ebenfalls keine Harmonischen zu sehen (v.a. vom DAC herrührend). Um Alias zu verhindern wird dem Baustein ein Tiefpass nachgeschaltet und der Betrieb gewöhnlich bis max. fclk/2 eingeschränkt. In Bild 10-6b sind die Harmonischen des Nutzsignals hingegen gut zu erkennen und eine ganze Reihe von Spurious. Der Begriff Spurious beinhaltet oft auch die Harmonischen (Datenblatt Def. genau lesen). Die Spurious werden im Datenblatt mit der Grösse SFDR angegeben. Definition: “Spurious-Free Dynamic Range (SFDR) refers to the ratio (measured in decibels) between the highest level of the fundamental signal and the highest level of any spurious, signal—including aliases and harmonically related frequency components—in the spectrum.” Für den AD9834 ist der SFDR Wert mit < -56 dBc (dBc heisst bezogen auf das Nutzsignal (carrier)) spezifiziert und betrifft oft die Harmonischen. Fig. 10-6: Spurious eines DDS Bausteins in Abhängigkeit des Steuerwortes M Fig. 10-7: Erklärung für den Phasen-Jitter durch Wortbegrenzung von P (d.h. ROM Grösse) N = 8 , P = 5 und Steuerwort M=6 ZHAW, ASV, FS2008 10-8 Die Erklärung für die eingeschleppte Phasenmodulation lässt sich mit Hilfe von Fig. 10-7 verstehen. Der Akkumulator habe eine Grösse von N= 8, also 256 darstellbare Punkte (grün). Werden davon nur die oberen P = 5 Bits für das ROM verwendet (rote Punkte), so gibt es Steuerwörter M die nicht zu einem exakten Sprung von rotem Punkt zu rotem Punkt führen, zum Beispiel M=6. Die Phase wird abgerundet, die Fehler die entstehen sind E1, E2, E3… Das 4. Sample ist dann wieder präzis. Die Frequenz stimmt also exakt, aber das Signal ist phasenmoduliert. Umgekehrt ist für M=8 kein Phasen-Jitter zu erwarten. Natürlich ist der Modulationsgrad bei N = 28 und P = 12 viel kleiner als in Fig. 10-7. Die Phasenmodulation hängt also von der Akkumulatorgrösse N, der Wortbreite P des Speichers und vom Steuerwort M ab. Als Näherung gilt für DDS mit N-P > 4 für alle M: PM Spurious Level = -6.02 * P + 4 [dBc] Beim DDS Beispiel aus Fig. 10-5 ist also -72 dBc zu erwarten (ohne Harmonische). Das stimmt nicht schlecht mit der Messung in Fig. 10-6b überein. Man kann weiter herleiten, dass die schlimmsten Steuerwörter jene sind, für die gilt: GGT(M,2 N − P ) = 2 N −P −1 Keine Phasenfehler gibt es für: GGT = Grösster gemeinsamer Teiler GGT(M,2 N − P ) = 2 N − P 10.2.2 DAC Einfluss und Analoges Interface Durch das Abtasten sind alle Alias-Frequenzen (auch Images genannt) prinzipiell vertreten. Das Ausgangsspektrum des DDS-Signals nach dem DA-Konverter besitzt aber als Folge des Abtast/Halte-Prozesses eine Umhüllende mit sinx/x –Verlauf (Fig.10-8): T (f ) = sin(πfTclk ) πfTclk Fig. 10-8: Sin x / x Filterwirkung durch das Abtast/Halteglied im DAC (Detail-Plot in Anhang A1) Dieser Amplitudenverlust ist in bestimmten Anwendungen zu berücksichtigen. Andrerseits ist es grundsätzlich möglich mit Hilfe von Bandpässen auch das erste Image oder Frequenzen in Nyquist-Zonen höherer Ordnung herauszufiltern. Neben einem deutlichen Amplitudenverlust nimmt aber auch der Jitter des Signals multiplikativ zu. Ein praktisches Design enthält einTiefpass Filter am Ausgang, welches die Treppenstufen des DAC-Signals glättet und damit Alias entfernt. Das Filter ist meist passiv als LC-Filter ausgeführt. Fig. 10-9 zeigt ein Design Beispiel für einen Synthesizer bis 30 MHz mit einem Muttertakt von 100 MHz. Das Tiefpassfilter wird so spezifiziert, dass das erste Image und allenfalls die Harmonischen von 30 MHz des DAC genügend gedämpft werden. ZHAW, ASV, FS2008 10-9 Fig. 10-9: 30 MHz DDS Applikation: Wahl Takt und Filter Eine realistische Filterspezifikation für Spurious unter -70 dBc könnte lauten: fp = 30 MHz Amax = 0.5 dB fs = 70 MHz Amin = 66 dB Ein LC-Tiefpass 7. Ordnung wäre ausreichend Die Amplitudenquantisierung im ROM und DAC auf W Bit bewirkt je nach Verhältnis Abtastfrequenz zu Signalfrequenz spektrale Beiträge als Harmonische oder meistens näherungsweise weisses Rauschen, auch AM- Spurious genannt. Im Fall von weissem Rauschen liegt die Dichte des Rauschpegels (Floor) bei: f Floor = −6 ⋅ W − 1.78 − 10 ⋅ log clk 2 [dBc/Hz] Das S/N-Verhältnis SNR im Datenblatt wird meist inklusive der Geräuschleistung der Spurious bestimmt und ist daher nicht direkt mit dem DAC verknüpft. Der Analogteil des DAC selber erzeugt auch Rauschen und Oberwellen, welche aber keine Alias mehr erzeugen. Mehr Information zu DAC’s im Kapitel A/D- / D/A-Wandler. Eine kleine Kunst ist der richtige Betrieb der DAC Ausgangsstufe. Bei schnellen DDS wird meist ein differentielles Stromquellenpaar als Ausgang realisiert. Aus dem Datenblatt ist der maximale Strom bei Full Scale Ansteuerung des D/A-Wandlers angegeben, meist um 20 mA pro Stromquelle. Des Weiteren ist die maximale Spannung am Ausgangs-Pin vorgegeben, typisch ± 1 V. Der Anwender muss somit erstens seinen Ausgang als Stromquelle wahrnehmen und zweitens mit der Abschlussimpedanz dafür sorgen, dass er innerhalb dem erlaubten Spannungsbereich bleibt. Da es sich um relative hohe Frequenzen handelt ist zudem meist eine 50 Ω Impedanz erwünscht (auch für Messung mit Spektrumanalyzer oder reflexionsfreie Zuleitung zur Lastschaltung). Oft möchte man nur das Signal asymmetrisch abnehmen, um zum Beispiel einfacher ein LC Filter anschliessen zu können. Fig. 10-12 zeigt Möglichkeiten das Signal korrekt abzunehmen sowie eine falsche Nutzung, welche zu erhöhten Spurious Anteilen führt. Bei falscher Nutzung werden die Signalanteile, welche als Common Mode Signale auf beiden Ausgängen anliegen, nicht subtraktiv unterdrückt. Betroffene Spurious sind in diesem Fall vor allem Harmonische und Taktübersprechen (englisch Clock Feedthrough). Die Schaltung A mit Transformator mit Mittelabgriff auf Masse besitzt niederohmige Pfade auch gegen Masse und liefert die besten Resultate. Bei einem 1:1 Transformator mit 50Ω Impedanz sieht jede Stromquelle eine Last von 25Ω. ZHAW, ASV, FS2008 10-10 Der 50Ω Abschlusswiderstand auf der Sekundärseite wird identisch auf der Primärseite gesehen. Er kann als 2x25 Ω mit virtueller Masse in der Mitte gedacht werden. Andere Transformatorverhältnisse können höhere Ausgangsspannungen erzeugen, ohne die Aussteuerung des DDS zu verletzen, z.B. ein 1: 2 Transformator mit 200Ω Last, bzw. LCFilter. REQ ist 12.5Ω (100Ω und 50Ω @ Trafo sind halbiert zu betrachten pro Quelle) Fig. 10-11: Behandlung des differentiellen Ausgangs Das nächst beste ist die Variante B bei der auch der LC –Filtereingang abgeschlossen wird gegen Masse. Dies ist wichtig, da das LC-Filter ja die zu filternden Terme reflektiert. Die Stromquelle braucht einen Quellenwiderstand welcher der Impedanz des LC-Filters entspricht. Bei der Variante C ist dieser Quellenwiderstand nicht vorhanden, bzw. reaktiv. Dies verändert die Filtercharakteristik und führt zu erhöhten Nebenwellen. Fig. 10-12: Aktive Ausgangs-Buffer von DDS Bausteinen ZHAW, ASV, FS2008 10-11 In Fig. 10-12 ist eine aktive Lösung für die Umwandlung der differentiellen Stromquellen in eine single-ended Spannung dargestellt. Wichtig bei der Auswahl des Op-Amp als Buffer sind neben dessen Bandbreite seine geringen Verzerrungseigenschaften, wie das beispielsweise beim AD8055 der Fall ist. Jeder DDS- Ausgang treibt eine Last von 25Ω, der differentielle Wandler hat eine Verstärkung von 2 und eine Bandbreite von >100 MHz mit Verzerrungstermen < -72dBc. 10.2.3 DDS Applikationen Die DDS Technik eignet sich nicht nur zur Erzeugung von Trägersignalen. Verwendet man anstelle der Cosinus ROM-Tabelle einen programmierbaren Speicher und füllt ihn mit irgendwelchen Abtastwerten (z. B. Herzschlag-Kurvenform, EKG, Impulsantwort, SweepBurst, Ultraschallimpulse…) so erhält man einen so genannten Arbitrary Waveform Generator (z.B. Agilent 33220A oder PC-Karte von National Instruments in Fig. 10-13). Fig. 10-13: Arbitrary Waveform Generator Karte mit bis zu 1 GSPS und 4Mword Memory Grundsätzlich kann das Steuerwort M so schnell geändert werden, wie es die Architektur erlaubt. Da es nicht sinnvoll ist 40 Bit parallel an den Chip anzulegen, werden diese Wörter meist seriell oder 8 Bit weise eingelesen. So lässt sich durch periodisches Laden von neuen M-Werten eine FM Modulation erzeugen. Dasselbe Prinzip ist für PM und AM möglich. Fig. 10-14: FSK Generator mit 2 Registern für Steuerworte M . Ergänzt man den DDS mit zwei Frequenzwort - Registern der Breite N, so lässt sich die Frequenz zwischen zwei zu Beginn einmal programmierten Werten sehr schnell und mit ZHAW, ASV, FS2008 10-12 einem einzigen digitalen Signal umschalten. Auf diese Weise erhält man einen schnellen FSK-Generator mit flexibler Mittenfrequenz und Hub, der direkt ein Signal auf Zwischenfrequenzstufe erzeugen kann. (Fig. 10-14). Das gleiche Verfahren ist für die rasche Umschaltung der Phase anwendbar und man erhält PSK, mit 4 Registern gar QPSKModulation. Eine andere häufige Anwendung in der Nachrichtentechnik ist die Erzeugung von I- und QSignalen, wenn möglich ebenfalls direkt auf einer Zwischenfrequenz (für schmalbandige Signale) oder als Mischer LO-Signal. Zwei synchron rücksetzbare und getaktete DDS wie in Fig. 10-15 lassen sich präzis 90 Grad phasenversetzt betreiben. Mit der Genauigkeit von P 360/2 Grad schlägt diese Schaltung natürlich jede klassisch analoge Phasenschieber Lösung. Ein Baustein Beispiel mit I- und Q- Erzeugung im selben Chip ist in Anhang A2 zu finden. Fig. 10-15: Präziser I/Q - Oszillator und Anwendung 10.3 Phase Locked Loop (PLL) Synthese Als weitere Methode zur Erzeugung von Frequenzen kann ein steuerbarer Oszillator (VCO, siehe Kapitel Oszillatoren)) in einer Regelschleife auf eine feste Referenzfrequenz (Quarzoszillator, XTAL, XO, siehe Kapitel Oszillatoren) geregelt werden, Setzt man wie in Fig. 10-16 einen Frequenzteiler nach dem VCO Ausgang in die Rückführschleife, so können Vielfache der Referenzfrequenz erzeugt werden. Die Quarz-Frequenz ist die Vergleichsfrequenz, mit der der Phasendetektor arbeitet. Als Phasendetektor eignet sich ein Vierquadrant-Multiplizierer mit nach geschaltetem Tiefpass, welcher nur den niederfrequenten Anteil des Mischprodukts (Differenzfrequenz) durchlässt und die Summenfrequenz unterdrückt. Sind die geteilte Ausgangsfrequenz des VCO und die Vergleichsfrequenz der Referenz gleich, so ergibt sich ein DC-Anteil am Filterausgang, welcher gerade der Steuerspannung des VCO entspricht. Der DC-Anteil entspricht gleichzeitig dem Wert des Produktes zweier um θ phasenverschobener Cosinuswellen, nämlich cos (θ). Sind die beiden Frequenzen noch nicht gleich, so findet ein Zieheffekt durch die Eigenschaften des Loop statt, welcher die VCO Frequenz langsam an die Referenz angleicht. Dessen Herleitung ist recht komplex. Der Ziehbereich (englisch Pull-in range) gibt den Frequenzbereich an, innerhalb dem ein Einrasten (englisch Lock-in) des Loop möglich ist. Er hängt vom Typ des Phasendetektors ab, umfasst idealerweise aber den ganzen VCO Bereich. ZHAW, ASV, FS2008 10-13 Fig. 10-16: Grundschaltung eines PLL Frequenz Synthesizers, Regelkreis-Ersatzbild Führt man nun weiter auch einen Teiler für die Referenzfrequenz ein, so lassen sich Schrittgrössen in entsprechenden Bruchteilen der Referenzfrequenz realisieren. Die geteilte Referenzfrequenz dient neu als Vergleichsfrequenz. Führt man den Teiler in der Rückkopplung programmierbar aus, so kann die Frequenz in einem definierten Raster frei ausgewählt werden, solange der VCO diesen Bereich auch abdeckt. Weil phasentreue Teiler für hohe Frequenzen nicht einfach herstellbar sind werden so genannte Prescaler vorgeschaltet, welche die VCO Frequenz um eine feste Grösse herunterteilen. Fig. 10-17 zeigt die erweiterte Synthesizerschaltung. Der Teiler in der Rückführung besitzt den Faktor R = MN, wobei M der programmierbare Teilfaktor des Teilers R ist und N der Teilfaktor des fixen Prescaler. Fig. 10-17: Programmierbarer Frequenz Synthesizer für RF ZHAW, ASV, FS2008 10-14 Für digitale Signale kann als einfachster Phasendetektor auch ein simples Exclusive OR Gatter verwendet werden. Es verhält sich ähnlich wie der Vierquadranten Multiplizierer, aber mit einer linearen Kennlinie. Als Loop Filter eignen sich passive und aktive Tiefpasse 1. und 2. Ordnung. Die Kunst am Ganzen ist es nun die notwendige Filterdämpfung zu erreichen und den Regelkreis als Ganzes stabil zu halten. Der EXOR Phasendetektor ist die simpelste aller Phasenvergleichsschaltung. Fig. 10-18 zeigt die Funktionsweise für die Phasenlagen 0o, 180o und 90o. Betrachtet man nur den Mittelwert (Tiefpass DC), so ergibt sich die Kennlinie des Phasendetektors entsprechend Fig. 10-18e. Der grosse Nachteil folgt der einfachen Schaltung auf dem Fuss: Für Vielfache des Eingangssignals an einem Tor ergibt sich genau die gleiche Kennlinie und der VCO kann daher auch auf einer Vielfachen schwingen, sofern dies sein Bereich zulässt. Man sagt, der Detektor sei nicht frequenzsensitiv. Zudem verlangt der Detektor Signale mit möglichst 50% Tastverhältnis. Dieser Phasendetektor (PD) eignet sich vor allem für reine Phasenregelungen. Fig. 10-18: EXOR Phase-Detektor mit Kennline Andere digitale Phasendetektoren basieren auf SR- FlipFlop und Latches. Viele leiden am Nachteil einer so genannten Phase Error Dead Zone, das heisst bei gewissen Phasenlagen ist das Verhalten des Detektors fehlerhaft, was zu Jitter führt. Das gemeinsame Merkmal dieser Phasendetektoren ist, dass sie frequenz- und phasensensitiv sind. Sei stellen auch keine Anforderungen an das Tastverhältnis. Die Fig. 10-19 zeigt eine bevorzugte Logikschaltung und die zeitlich gemittelten Ausgangsignale U für Up und D für Down, respektive dargestellt ihre Invertierten U/, D/. Up und Down geben die Richtung an, in der der VCO sich verändern muss um die beiden Signale phasenstarr und frequenzgleich zu bekommen. Den phasenstarren Zustand nennt man Loop Lock. Dabei ist zu beachten, welche Vorzeichen für die Kennlinien des VCO und des Loop Filters gegeben sind. Das Loop Filter bildet nachfolgend die Differenz der beiden Signale als Steuergrösse für den VCO. ZHAW, ASV, FS2008 10-15 Fig. 10-19: Frequency/Phase Detektor Die Gleichung der gemittelten Kennlinien lauten: fv = fR up − down = K PD (θ R − θ V ) fv > fR up − down = − K FD (1 − fv < fR fR ) 2f V f up − down = K FD (1 − V ) 2f R (Phasen Detektor Mode) (Frequenz Detektor Mode) (Frequenz Detektor Mode) Die Ausgangssignale U und D können als Spannungsdifferenz dem Loop Filter zugeführt werden. Bei integrierten Phasendetektoren ist häufig ein Paar Ladungspumpen (Stromquellen, englisch Charge Pump) integriert, so dass eine bipolare Stromquelle am Ausgang wirksam ist. Entsprechend ist das Loop Filter passend für eine Stromquelle auszugestalten. Fig. 10-20: Charge Pump und Loop Filter Netzwerk Eine mögliche Implementation einer Ladungspumpe ist in Fig. 10-20 gezeigt. Die Schalter up und down laden bzw. entladen die Kapazitäten des Loop Filters mit jedem Impuls ein wenig. Damit der Referenzstrom beider Quellen in jeder Schalterstellung fliessen kann, werden die Schalter up/ und down/ benötigt und der Op-Amp welcher die Spannung über dem Loop Filter buffert. Die Aufgabe des Op-Amp ist es den Strom der oberen Stromquelle ZHAW, ASV, FS2008 10-16 aufzunehmen bzw. an die untere Stromquelle abzugeben und zu verhindern, dass Spannungssprünge über den Stromquellen entstehen. Solche Sprünge würden wiederum dem Jitter Vorschub leisten. Ist Gleichgewicht erreicht, so sind Up und Down Schalter beide offen (Hold Mode), die Spannung über dem Loop Filter bleibt konstant. Dieser Hold-Zustand hat einen positiven Einfluss auf das Loop Filter. Es wird im Unterschied zum EXOR Detektor und zum Multiplizierer nur dann Ladung transportiert, wenn der VCO wegläuft. Damit wird das VCO-Signal deutlich weniger mit dem nicht vollständig weg gefilterten Detektorsignal auf der doppelten Vergleichsfrequenz moduliert. Dies alles führt letztlich zu einem reineren Spektrum mit geringem Phasenrauschen. Die Übertragungsfunktion des Loop Filter lautet: T(s) = v 0 (s) = Z(s) = i(s) 1 + sR 1C1 s(C1 + C 2 )(1 + sR 1 C1 C 2 ) C1 + C 2 = 1 + sT1 = K F (s) s T3 (1 + sT2 ) Der VCO verarbeitet Spannungen zu Frequenzen, also zur zeitlichen Ableitung von Phasen. Seine Übertragungsfunktion ist deshalb der Quotient aus einer Konstanten und der komplexen Frequenz s: TVCO (s) = K VCO 2π(f high − f low ) = s s(Vhigh − Vlow ) KVCO hat die Einheit radian/Vs. Die Teiler haben ebenfalls eine konstante Übertragungsfunktion Kdiv die einheitslos ist. Da die Phasenlage (wie die Frequenz) am Ausgang des Teilers durch N bzw R geteilt wird, gilt Tdiv (s) = K div = 1 R Der Phasendetektor schliesslich verarbeitet Phasen zu Spannungen, seine Übertragungsfunktion ist eine Konstante KPD und hat die Einheit A/radian (EXOR V/radian): TPD (s) = K PD = 2I REF 4π Als nächstes betrachten wir die Schleife und bestimmen die Schleifenverstärkung VS(s): VS (s) = K PD K div K VCO 1 (1 + sT1 ) K F (s) = K PD K div K VCO 2 s s T3 (1 + sT2 ) Die Gesamtübertragung H(s) der Phasen am VCO-Ausgang zu Referenz (θVCO/θref) lautet dann: K PD K VCO (1 + sT1 ) θ (s) T2 T3 = H θ (s) = 0 2 K K T K K θ r (s) s s3 + + s PD VCO 1 + PD VCO T2 K div T2 T3 K div T2 T3 ZHAW, ASV, FS2008 10-17 Hθ(s) ist von 3. Ordnung, weshalb man auch von einem PLL 3.Ordnung spricht. Die Ordnung ist eins höher als diejenige des Loop Filters. Dies rührt vom VCO her, der ja eine Integration durchführt, weil zur Frequenzregelung die Phase gemessen wird. Diese 0 Integration bewirkt eine von der Frequenz unabhängige Phasendrehung von -90 in der Schleife. Diese oft vergessene Drehung ist der Grund für Misserfolge beim Design. Die Funktion 3. Ordnung ist nicht für alle Dimensionierungen stabil! Aus der Schleifenverstärkung ist zu sehen, dass man immer eine Lösung für die 3 Phasenbedingung (Imaginärteil = 0) findet (s 270 Grad Phasenhub). Soll der Loop stabil bleiben muss also die Amplitudenbedingung (Realteil > 1) unerfüllt bleiben. Anders ausgedrückt muss der Betrag der Schleifenverstärkung kleiner 1 werden, bevor der Phasengang 180 Grad erreicht. Dies wird bewerkstelligt, indem die zu T1 gehörende Nullstellel tiefer liegt als die Frequenz bei der VS =1 gilt. Um sicher zu sein wird meist mit einer Reserve von 45 Grad dimensioniert, also anstatt der 180 Grad sind max. 135 Grad Phasendrehung erlaubt bis zur Frequenz mit VS=1. Die Reserve dient zum Auffangen von zusätzlichen Phasendrehungen im realen System (parasitäre C, Totzeiten…) und ist für höhere Frequenzen innerhalb der Loop Bandbreite wichtiger als für tiefere. Ein gutes Design Resultat, welches für einen PLL 3. Ordnung erzielt wurde ist in Fig. 10-21 als Amplitudengänge Closed Loop Frequenzgang (θVCO/θref), Schleifenverstärkung VS und als Phasenmarge phase aufgetragen. Fig. 10-21: Synthesizer f0 = 900 MHz, Vergleichsfrequenz fr = 200 kHz. 5 kHz Loop O Bandbreite, 60 Marge, KPD Kdiv KVCO ≈ 32 R1 =1k, C1 =100n, C2 =5n6 Aus den obigen Überlegungen könnte eine sicheres Design abgeleitet werden, indem man auf ein Loop Filter ganz verzichtet, was zum so genannten Loop 1.Ordnung führen würde. Die Stabilität wäre gut sichergestellt, aber der VCO Ausgang wäre kurzzeitig nie richtig phasengleich mit dem Referenzsignal, sondern nur im Mittel. Der Regelung fehlte in gewissem Sinn die Schwungmasse, die den VCO möglichst auf einer einmal erreichten Frequenz belässt. Zudem schwingen Systeme 1. Ordnung bekanntlich sehr träge ein (vgl. Laden eines RC-Glied). 10.3.1 Der PLL 2. Ordnung Um die Zusammenhänge etwas besser zu verstehen soll nachfolgend der etwas einfachere PLL 2.Ordnung mit Filter 1. Ordnung genauer unter die Lupe genommen werden. Diese Ordnung ist zudem einfacher auf Stabilität zu dimensionieren. Eigenfrequenz ωn , Dämpfungsmass ζ und Phasenmarge lassen sich unabhängig wählen. ZHAW, ASV, FS2008 10-18 Beim PLL gilt es einen Kompromiss zu finden zwischen schneller Einschwingzeit (ζ ≈ 0.7) und minimaler Bandbreite wegen des Rauschens. Ein bekannter und einfacher Baustein für den NF Bereich ist der CD4046. Er besitzt einen VCO und Phasendetektor mit Spannungsausgang. Ein externer Teiler und eine Referenz ergänzen die einfache Schaltung zum PLL Synthesizer für Frequenzen bis um 1 MHz. Auch die PLL Schaltung in Fig. 10-17 ist von diesem Typ 2. Ordnung. Obige Betrachtungen bleiben im Prinzip alle gleich, ausser, dass ein anderes Loop Filter eingesetzt wird und nur 1. Ordnung ausgewählt wird. Hierfür gibt es 3 Filtertypen, welche in Fig. 10-22 abgebildet sind. Von oben nach unten sind dies: Passive Lag, Aktiv Lag und PIGlied. Diese Filter tragen auch den Namen Lead-Lag Glied um auf den die Phasenmarge anhebenden Lead Anteil hinzuweisen. Da die aktiven Filter invertierend sind, ist im Loop beim Phasendetektor ein ausgleichender Vorzeichenwechsel notwendig. Meist wird dies durch Vertauschen der Up und Down Ausgänge erreicht (vgl. Fig. 10-19). Die Frage der Stabilität lässt sich wiederum durch Anschreiben der Übertragungsfunktion H(s) des geschlossenen Regelkreises erkennen und darin die Ermittlung der Pollage bzw. die Auswertung der Schleifenverstärkung beurteilen. Die Schleifenverstärkung VS beträgt: VS (s) = K PD K F K VCO K dlv s Bei diesen Filtern nimmt R2 die Rolle des Stabilisators des PLL wahr. R2 bewirkt für alle drei Filter eine reelle Nullstelle bei s = -1/R2C und führt damit zu einem Abfangen des Phasengangverlaufs der Schleifenverstärkung bevor sich dieser zu nahe an die 180o Marke annähert (Lead Anteil). Die praktische Dimensionierung richtet sich nach der gewünschten Phasenmarge bis zur Frequenz mit VS = 1, ähnlich wie bei der Kompensation von Verstärkern. Fig. 10-22: Schleifenfilter (Loop Filter) für PLL 2. Ordnung ZHAW, ASV, FS2008 10-19 Betrachtet man den Amplitudengang der Schleifenverstärkung (Fig. 10-23) so hat dieser eine Verlauf mit 40 dB/Dekade um dann bei der Frequenz f2 = 1/2πτ2 auf 20 dB/Dekade als Folge des Lead Gliedes abzuknicken. Bei der Frequenz f3 sei der Betrag der Schleifenverstärkung 1. Stabilität wird grob gesagt dann erreicht, wenn in der Umgebung der Frequenz mit der Schleifenverstärkung = 1 der Amplitudengang der Schleifenverstärkung nur mit 20 dB/Dekade abfällt. Fig. 10-23 Amplitudengang der Schleifenverstärkung Die Wahl der Zeitkonstanten τ1 und τ2 wird nun so durchgeführt, dass die Frequenz f3 nach Fig. 10-23, d.h. die Frequenz mit Schleifenverstärkung gleich eins hoch genug ist, um Änderungen der Eingangsfrequenz zu folgen, aber auch tief genug um eine Filterung von Störungen und Noise zu bewirken. Diese Wahl ist sehr stark abhängig von der Applikation. So muss in einem FM Demodulator der Loop sicher dieselbe Bandbreite haben, wie das Eingangssignal, also die höchste modulierende Frequenz. Dazu ist zu beachten, dass die zur Schleifenverstärkung VS = 1 gehörende Frequenz (hier f3) in der closed-loop Verstärkung der Grenzfrequenz entspricht (vgl. Theorie rückgekoppelte Systeme). Andrerseits ist eine gute Filterung von Störtermen erwünscht und damit eine tiefe Grenzfrequenz. Kurze Ausfälle des Eingangsignals sollen sich möglichst nicht bemerkbar machen, indem das Loop Filter die Steuerspannung für den VCO praktisch gleich behält. Tipp: Als Daumenregel wird mit der Wahl von τ2 die Knickfrequenz f2 um einen Faktor 2 - 5 tiefer angesetzt als f3. Die so erreichte Phasenmarge ist dadurch auf der guten Seite, da ja der Hochpassanteil die Phase bei f2 bereits 45o anhebt. Mit τ1 muss man nun noch die Bedingung VS(f3) = 1 erfüllen, indem man die Betragsgleichung der Schleifenverstärkung für f3 gleich eins setzt und nach τ1 auflöst. Die dynamischen Regelvorgänge lassen sich mit den Mitteln der Regeltechnik bestimmen. Aus den Kennwerten der geschlossenen Phasenübertragung im Frequenzbereich H(s) lässt sich das Verhalten auch abschätzen. Die Eigenschaften des geschlossenen Kreises für den PLL 2. Ordnung sind in Fig. 10-24 tabelliert. Wichtig ist vor allem die Beziehung zwischen der Frequenz mit Betrag Schleifenverstärkung gleich 1 und der 3 dB Bandbreite des geschlossenen Kreises. Die beiden Frequenzen sind identisch und entsprechen grob der Regelbandbreite. Berechnungs-Beispiel mit Graphen siehe Anhang A3. ZHAW, ASV, FS2008 10-20 Fig. 10-24: Closed-Loop Gain H(s) = θdiv/θref für die Loop Filter 1. Ordnung mit Eigenfrequenz und Dämpfungsmass 10.3.2 Modulus Divider Der Teiler in Fig. 10-17 hat den Nachteil, dass damit nur Frequenzen als ganzzahlige Vielfache von M mal der Vergleichsfrequenz am Ausgang erzeugen werden können. Man könnte als Abhilfe die Referenzfrequenz noch weiter teilen. Aber je tiefer die Vergleichsfrequenz ist, desto langsamer wird die Regelschleife. Die Einschwingzeit nimmt zu. Man könnte auch M programmierbar machen, was aber bei Frequenzen > 100 MHz nicht mehr realisierbar ist. Viele Anwendungen vor allem in der Nachrichtentechnik verlangen die Einhaltung von minimalen Zeiten bei einem Frequenzwechsel. Man hat deshalb spezielle Teiler ersonnen, welche als Variable Modulus Prescaler erhältlich sind. Die damit aufgebauten PLL nennt man auch Fractional N Divider PLL. Ein solcher Prescaler ist in Fig. 10-25 schematisch einfach dargestellt. Fig. 10-25: Blockbild eines Variable Modulus Prescaler Der Prescaler hat 2 Teilverhältnisse M und M+1. Kommerzielle Bausteine benutzen oft 10/11, 64/65 und 128/129 als Teilerpaare. Welcher Teiler gerade aktiviert ist wird durch den Modulus Control Eingang gesteuert (bei „0“ wird durch 64 geteilt). ZHAW, ASV, FS2008 10-21 Dieser wiederum ist vom Ausgang des Teilers A abhängig. A und N sind programmierbare Abwärtszähler, wobei N > A ist. A und N werden nach jedem vollen Teilzyklus wieder neu gesetzt. Der Abwärtszähltakt kommt vom Prescaler. Ein Divisionszyklus beginnt mit dem Setzen der Teiler A und N und damit dem Prescaler auf M+1. A und N werden mit f0/M+1 heruntergezählt. Der kleinere Zähler A erreicht zuerst 0 und schaltet den Prescaler auf Division durch M. Nun zählt der Teiler N mit Takt f0/M weiter herunter bis auch er 0 erreicht hat. Damit ist der Divisionszyklus beendet, bzw. beginnt automatisch neu. Der Ausgang des Zählers N führt zum Phasendetektor und liefert einen Zählimpuls pro Divisionszyklus. Umgemünzt in ein mathematisches Teilerverhältnis erhält man: R = (M+1)A + M(N-A) = MN + A Durch geeignete Wahl von A und N lässt sich nun praktisch jedes Teilverhältnis einstellen. Beispiel: N=207, A = 51, M=64 ergibt R = 64*207 + 51 = 13299 Die Ausgangsfrequenz für eine Vergleichsfrequenz von 30 kHz wie in Fig. 10-17 wird deshalb 398.97 MHz. Wird A um 1 erhöht auf 52, so bekommt man 399 MHz, also einen 30 kHz Schritt höher wie gewünscht (vgl. mit Fig. 10-17: 1.92 MHz Schritte). Heutige PLL Synthesizer Bausteine z.B. der Reihe PLLatinum von National Semiconductors haben noch raffinierter programmierbare Prescaler, mit wechselnden Teilverhältnissen, so dass auch gebrochene Teilverhältnisse wie 900.2 möglich sind. Allerdings fügen diese Teiler eine leichte Phasenmodulation ein, weil von Zyklus zu Zyklus das Teilverhältnis minimal ändert. Dieser Phasenfehler kann mit aufwändigen Kompensationsschaltungen in der Ladepumpe wieder ausgeglichen werden. Dabei kommt auch die Delta-Sigma Modulatortechnik zum Einsatz. Diese Bausteine enthalten zum Teil auch bereits den VCO und wahlweise auch einen Synthesizer für den Zwischenfrequenz LO (siehe Anhang A4). 10.4 Literaturangaben Digital Frequency Synthesis Demystified, Bar-Giora Goldberg, ISBN 10:1-878707-47-7, 2000 Butterworth-Heinemann Verlag Data Conversion Handbook, Analog Devices, ISBN 10: 0-7506-7841-0, Elsevier - Newnes 2005 Download: http://www.analog.com/library/analogDialogue/archives/3906/data_conversion_handbook.html A Technical Tutorial on Digital Signal Synthesis, Analog Devices1999, http://search.analog.com/search/default.aspx?query%3ddds%26contentType%3dTraining_a nd_Tutorials%26local%3den PLL Performance, Simulation & Design, Dean Banerjee, 4th Edition, 2006 http://www.national.com/appinfo/wireless/files/deansbook4.pdf Theorie und Anwendung des Phase-locked Loop, Roland Best,ISBN 3-8007-1980-0, VDE Verlag, 5. Aufl. 1993 Phase Noise and Jitter, Walt Kester, Tutorial MT-008, Analog Devices 2005 http://www.analog.com/en/content/0,2886,760%255F%255F91502,00.html Die Hohe Schule der Elektronik: Die hohe Schule der Elektronik, Teil.2, Digitaltechnik, Paul Horowitz und Winfield Hill ISBN-10: 3895760250 ZHAW, ASV, FS2008 10-22 Anhang A1: Sinx/x Graph Normierter sin(x)/x Graph für fclk = 1 Hz, d.h. Nyquist-Frequenz 0.5 Hz ZHAW, ASV, FS2008 10-23 Anhang A2: Schnelle DDS Produkte List of fast DDS and Example with I-and Q Output ZHAW, ASV, FS2008 10-24 Anhang A3: PLL Berechnung für CD4046 In einer Anwendung aus der Sensortechnik ist bekannt, dass der Einfluss der Netzbrummens bei kleinen Messsignalen (z. B. Dehnmessstreifen) im A/D-Wandler zu Ungenauigkeiten führt, weil die Netzfrequenzanteile sich einkoppeln. Einzig beim Nulldurchgang der Netzspannung ist die PSSR unendlich und damit der geeignete Messzeitpunkt. Also ist es sinnvoll den Abtasttakt des A/DWandlers mit der Netzfrequenz zu synchronisieren. Es sei angenommen, dass, ein Dual Slope Wandler benutzt wird, der 512 Takte pro Abtastwert benötigt, was für eine Nullstellenfrequenz von 100 Hz zu fclk = 51.2 kHz führt. Berechnung der PLL Gain Faktoren: Phasendetektor: Typ Flanke, aussteuerbar über die volle Speisespannung VDD, da CMOS Transistorpaar am Ausgang liegen. Für VDD = 10 V: KP = V DD = 0.796V/rad 4π VCO: einstellbare untere Frequenz fl und obere Frequenz fu für die Steuerspannungen Vl = 0 V und Vu = VDD = 10V durch zwei Widerstände R1 und R2. Für die Applikation mit 51.2 kHz wählt man zum Bsp. fl = 20 kHz und fu = 200 kHz. Damit wird: f u - f l = 1.13 ⋅ 5 rad/Vs 10 Vu - Vl 1 1 = K dlv = N 512 K VCO = 2π 9 Teiler (CD4040): Division durch 2 ergibt den Abgriff Q9: Loop Filter: KF ist die Übertragung des lead-lag Filters: Eingesetzt in Formel für Loop Gain: VS = 0.796 ⋅ KF = 1 + s R 4 C2 1 + s( R 3 C2 + R 4 C2) 1 + s R 4 C2 1.13 ⋅ 105 1 ⋅ ⋅ 1 + s(R 3 C2 + R 4 C2) s 512 Man wählt beispielsweise f3 = 2 Hz, sicher noch hoch genug, damit Änderungen der Netzfrequenz nachgefolgt werden kann. Mit der Daumenregel wird nun die Knickfrequenz f2 = 1/2πR4C2 ein Faktor 2 - 5 tiefer angesetzt als f3. Die so erreichte Phasenmarge ist also auf der o guten Seite, da der Hochpassanteil die Phase bei f2 bereits 45 anhebt. Mit dem Widerstand R3 muss man nun noch die Bedingung VS(f3) = 1 erfüllen. C2 wird so gewählt, dass vernünftige Widerstandswerte entstehen. Im Beispiel werde f2 = 0.5 Hz mit der Daumenregel gewählt. Mit der Wahl C2 = 6µ8 F erhält man R4 = 47 kOhm. Aus VS(f3) = 1 wird R3 = 620 kOhm. Durch Berechnung des Verlaufs von Vs(s) findet man, dass die Phasenmarge bei Vs = 1 0 0 komfortable 74 beträgt und der Phasengang den Wert -150 bei keiner Frequenz unterschreitet. ZHAW, ASV, FS2008 10-25 Resultate PLL Design graphisch: ZHAW, ASV, FS2008 10-26 Anhang A4: PLLatinum
