A/D- und D/A
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Elektronik2 A/D- und D/A- Wandler Einführung Die Wandlung von Signalen unserer Umgebung in die digitale Zahlenwelt und umgekehrt wird immer wichtiger. Viele Prozesse werden mit Computern überwacht, analoge Funktion auf Signalprozessoren ausgeführt, Messgeräte arbeiten digital und Sprach- und Bildsignale werden mit modernen digitalen Verfahren übermittelt. Die Domäne der A/D- und D/A- Wandler hat deshalb in den letzten Jahren eine steile Entwicklungszeit hinter sich. Die Zeit da Preise für präzise Wandler unter 10 Fr. Realität sind ist längst angebrochen. Dies widerspiegelt sich auch in der Tatsache, dass Messinstrumente mit digital erzeugten Signalen (Bsp. Waveform Synthesizer) und Signalauswertung mit eigentlichen Rechnern (Bsp. FFT Analyzer) heute billiger sind, als entsprechende analoge Geräte. Hilfreich sind zudem die Vorteile von Signalprozessor Lösungen, nämlich garantierte Reproduzierbarkeit ohne teure Abgleiche und Widerverwendbarkeit der Hardware für andere Produktetypen. Durch die grossen Preiseinbrüche bei den Wandlerbausteinen baut man heute nur noch in speziellen Fällen eigene Wandler von Grund auf selber. So ist zum Beispiel im Hörgeräte-Bereich für die Ära der digitalen Hilfen ein 16- Bit Wandler mit Verlustleistung unter 500 MicroWatt notwendig und im Radarbereich werden 8- Bit Wandler mit 2 GHz Abtastrate benötigt. Das Feld dazwischen ist bestens durch käufliche Produkte mit den unterschiedlichsten Wandlungsverfahren abgedeckt. Dieses Kapitel soll daher im Wesentlichen die verschiedenen Wandlertechniken behandeln und weniger die Fähigkeit, selber einen Wandler von Grund auf zu entwickeln. Für den Systemingenieur ist es wichtig, Wandler spezifizieren, auswählen und ausmessen zu können. Die Wandler sind der Schlüssel zum Tor der DSP Technik, was im Wandler an Signalen verloren geht oder ungewollt dazukommt ist nicht mehr zu korrigieren. A/D- und D/A- Wandler muss sowohl den Analog- wie den Digitaltechniker interessieren, es ist die Schnittstelle 'Where Digital Meets Analog'. Digital - Analog Wandler Zur Umwandlung von digitalen Signalworten in analoge Signale gibt es mehrere populäre Möglichkeiten, die im Folgenden kurz erläutert werden. Die einfachste Möglichkeit leitet sich aus dem Opamp Summierer ab. In der invertierenden Verstärkerschaltung lassen sich ja sehr schön Ströme summieren, die dann über dem Rückkopplungswiderstand eine entsprechende Summenspannung bilden. Wählt man nun die Summierwiderstände in Zweierpotenzschritten, so werden alle Bits, die auf logisch 1 gesetzt sind entsprechend ihrem Gewicht einen proportionalen Strom an den Summenpunkt liefern. Je feiner die Auflösung und Genauigkeit sein soll, desto genauere Widerstände müssen eingesetzt werden. Kleinere Widerstände haben mehr Gewicht und müssen präziser ausgewählt sein. Die dem logischen Zustand 1 entsprechenden Signalspannungen müssen für alle Bits identisch sein. Dies kann einfach mit einer Referenzquelle und niederohmigen FET als Schalter (z.B. transmission gates) realisiert werden. Eine mögliche Lösung zeigt die Figur ad.4. welche eine 6 Bit Grösse in eine Spannung zwischen -10 * (63/64) V und 0 V umwandelt. Eine Pegelverschiebung ist leicht mit einem weiteren Opamp zu realisieren. Auch BCD- codierte Signalworte lassen sich auf diese Weise direkt umsetzen. Roland Küng 1 Fig. ad.4: D/A Wandlung durch Summieren mit skalierten Widerständen Die Methode der gewichteten Widerstände wird aber unhandlich, wenn mehr als 10 Bit zu wandeln sind, da das Widerstandsverhältnis dann über einen Faktor 1000 beträgt. Eine elegante Umgehung dieses Problems liefert die R - 2R Ladder (Sprossenleiter). Dieses Netzwerk braucht nur zwei Widerstandswerte um die skalierten Ströme zu erzeugen. Fig. ad.5 stellt einen 4 Bit Wandler mit R-2R Ladder vor. Fig. ad.5: D/A Wandler mit R-2R Ladder Die Wahl des absoluten Widerstandswertes ist frei, die relative Genauigkeit zueinander muss aber genügend gross sein. Roland Küng 2 Die monolithisch integrierte Produktion eines R-2R Ladder ist wesentlich einfacher als die eines binär abgestuften Widerstandsnetzwerkes. Ausser dem Ladder Netzwerk werden lediglich noch Schalter und ein OpAmp benötigt. Die Belastung der Referenzspannung ist zudem wenig Codeabhängig. Da die absolute Genauigkeit des Widerstandwertes R keine Rolle spielt, kann die relative Genauigkeit aller Widerstandsverhältnisse (Paarungstoleranz) durch Laser-Wafer-Trimming beim Herstellprozess einfach abgeglichen werden. Meist ist der Summierwiderstand RF über dem OpAmp mit integriert und sollte auch verwendet werden, da er ebenfalls abgeglichen ist und die gleichen Driftwerte besitzt, wie die Ladder- Widerstände. Der Widerstandswert liegt typisch im Bereich 10 k ...100 k. Dass dieses Netzwerk tatsächlich funktioniert ist mit Hilfe der Figur leicht zu sehen. Man beginnt beim 100 k Widerstand rechts oben. Die übrigen 100 k Widerstände liegen alle an Masse oder virtueller Masse. Durch die Kette findet nun von Stufe zu Stufe eine Spannungsverdoppelung statt, bis man links bei Vref angelangt ist. Entsprechend werden die Ströme, in Zweierpotenz gewichtet, dem negativen Eingang des OpAmp zugeführt und addiert. v OUT = R F • i K = R F (8 + 4 + 2 + ) S3 S2 S1 S0 16R Es ist zu beachten, dass mit steigender Auflösung die Anforderungen an das jeweilige Glied im Ladder Netzwerk proportional ansteigen. Für einen 16 Bit DA-Wandler mit monotonem Verhalten darf beim Übergang 7FFFH auf 8000H (MSB Ladder Glied wird zugeschaltet) der Fehler nur 1 LSB betragen. Daraus ergibt sich für das 16. Bit eine Widerstandstoleranz von 1/65536*100% , also 0.0015%. Solch hohe Genauigkeiten können nur durch Wafer Trimmen erreicht werden und ein Gleichlauf der Driften bei Temperaturänderungen ist unbedingt notwendig. Entsprechend kosten solche extremen Genauigkeiten einiges mehr, so dass in der Praxis nur die für die Applikation notwendige Wortbreite eingesetzt werden sollte. Eine eng verwandte Ausführungsart ist der aus der SC-Technik bekannte DA-Wandler, welcher mit einem PCA (programmable capacitor array) aufgebaut ist. Current switched DAC Der oben betrachtete DA-Wandler besitzt einen Spannungsausgang. Die Geschwindigkeit des Wandlers ist begrenzt durch den Operationsverstärker. Schnelle und präzise OpAmp sind teuer. Deshalb sind auch DA-Wandler mit Stromausgang im Angebot zu finden. In Fig. ad.6 ist die grundlegende Idee zu erkennen. Binär gewichtete Ströme werden in einem Transistor-Array generiert. Die Referenzspannung VREF, R0 und der statisch arbeitende OpAmp bilden eine präzise Referenzstromquelle. Dieser Strom wird durch skalierte Emitterwiderstände in den Stufen Q4 ... Q0 jeweils um den Faktor 2 geteilt. Um die Spannungsabfälle an den BE-Strecken der Transistoren exakt gleich gross zu bekommen, müssen alle Emitter vom gleich grossen Strom durchflossen sein. Dies wird für Mehrfache des kleinsten Stromes durch Parallelschalten der entsprechenden Anzahl Transistoren erreicht (Q4 entspricht somit 4 Q1 parallel). Je nach Wertigkeit des anliegenden Bit wird dieser Strom auf die Ausgangsleitung oder Masse geschaltet. Der Strom Iout ist nun proportional zum Binärwert. Die skalierten Widerstände lassen sich vorteilhaft wieder durch ein Ladder Netzwerk R-2R realisieren. Typischer full-scale Ausgangsstrom (Summe aller Ströme) ist meist IFS = 1 mA. Roland Küng 3 ad.6: Current-Switched DAC Da sehr oft aber letztlich eine Spannung zur Weiterverarbeitung benötigt wird, muss Iout nun noch zu Vout gewandelt werden. In schnellen Schaltungen, wie zum Beispiel bei der direkten digitalen Synthese DDS von HF-Signalen, begnügt man sich mit einem ohnehin notwendigen Abschlusswiderstand von beispielsweise 50 Ohm gegen Masse. Stand der Technik ist hier 12 Bit monoton, 100 MHz. Zu beachten ist bei der Wahl des Abschlusswiderstandes, welche maximale Ausgangsspannung am DAC selber auftreten darf. Einige Typen erlauben nur 0.5 V, meist sind einige Volt zulässig. Beim System Design und Layout ist darauf zu achten, dass für schnelle Anwendungen die Einschwingzeit der analogen Spannung an der Last kürzer ist, als die geforderte Wandlerzeit. Eine grosse kapazitive Belastung (Ausgangskapazität des DAC, Leiterbahn, Kabel, Eingangskapazität der Folgestufe) ergibt eine grosse Zeitkonstante. Beispiel: 100 Ohm Abschlusswiderstand und 100 pF Kabelkapazität ergeben eine Einschwingzeit von etwa 100 ns, also max. 10 MHz Wandlerrate. Man beachte, dass die genaue Einschwingzeit abhängig ist, von der Anzahl Bit, welche zu wandeln sind. Um einen 10 Bit Konverter auf ein halbes LSB einschwingen zu lassen (1 Teil auf 2048) braucht es Tsettle = 7.6*RC. Benötigt man grössere Ausgangsspannungen als einige 100 mV, so wird ein schneller Operationsverstärker eingesetzt. Der DAC wird wie in Fig. ad.7 gezeichnet wiederum mit einem Widerstand abgeschlossen und auf einen nichtinvertierenden OpAmp geschaltet. Hohe Geschwindigkeiten lassen sich nur mit Breitband-OpAmps erreichen, sogenannten Video Verstärkern. Dank den breitbandigen Applikationen in der Datenübertragung und im Natelbereich sind OpAmps mit Transitfrequenzen bis über ein GHz für wenige Franken erhältlich (z.B. Analog Devices, Texas Instruments). Damit lässt sich die hohe Geschwindigkeit der scaled current DAC bei sorgfältigem Layout beibehalten. Produkte Bsp. AD9764, 14 Bit, 125 Msps (Preis 9 $). Roland Küng 4 Fig. ad.7: Spannungswandler für current-switched DAC Averaging DAC - Frequency to Voltage Converter Eine spezielle Art der Wandlung ergibt sich, wenn das digitale Eingangssignal aus einer Folge von Pulsen oder Signalen mit bestimmter Frequenz besteht. Anstelle des Zählens innerhalb einer bestimmten Zeit und anschliessender D/A-Wandlung gibt es eine Methode zur direkten Frequenz Spannungswandlung. Von jeder Periode des Eingangssignals wird ein Standardimpuls generiert. Ein RC-Tiefpass oder besser ein Integrator mittelt diese Impulsfolge. Dadurch entsteht am Ausgang eine Spannung, die proportional zum Mittelwert der Eingangsfrequenz ist. Natürlich entsteht dabei etwas Welligkeit (Ripple) in der Ausgangsspannung. Die Zeitkonstante RC ist so zu wählen, dass die gewünschte D/A Genauigkeit (z.B. +- 1/2 LSB) eingehalten wird. Dies bewirkt leider eine langsame Antwortzeit am Ausgang des Wandlers. Um weniger als ein halbes LSB ripple zu bekommen muss die Zeitkonstante eines RC-Tiefpasses mindestens zu RC = τ = 0.69(n + 1)T o gewählt werden, wobei n die Auflösung angibt und To die Periodendauer für die maximale Eingangsfrequenz ist. Man kann zeigen, dass das RC-Glied nach 0.69*(n+1) Filterzeitkonstanten auf 1/2 LSB eingeschwungen ist, so dass für die settling time gilt: t settle ≈ 0.5(n + 1 ) T o 2 Für einen 12 Bit Wandler mit maximaler Eingangsfrequenz von 100 kHz ergibt sich somit eine Zeitkonstante von ca. 90 µs und eine Einschwingzeit von 0.85 ms. Mit etwas aufwendigeren, steileren Filtern kann diese Zeit noch reduziert werden. Es ist aber festzuhalten, dass diese Wandlerart nur für der settling time entsprechenden Änderungsgeschwindigkeiten in der Frequenz des Eingangssignals eingesetzt werden kann. Es handelt sich also um ein System mit tiefer Grenzfrequenz. Fig. ad.8 zeigt ein Blockschaltbild des F-V Wandler AD 650. Über den Eingang Fin gelangt das Eingangssignal auf den Komparator Comp, der bei jeder negativen Flanke die monostabile Kippstufe (One Shot) aktiviert. Das Monoflop steuert den Schalter S1 über den ein Konstantstrom von 1 mA in den Eingang des verlustbehafteten Integrators fliesst. Der Kondensator Cos bestimmt dabei die Monoflop Impulsdauer und somit die Integrationszeit. Roland Küng 5 Bei Veränderung der Eingangsfrequenz ändert das Gleichgewicht zwischen Aufladen mit 1 mA und Entladen über R1 und R3. Die mittlere Ausgangsspannung ist proportional zur Eingangsfrequenz. Der ripple und die settling time kann näherungsweise so berechnet werden wie vorhin für den einfachen RC-Tiefpass dargelegt. Cos dient zur Einstellung des Monoflop Impulses und ist abhängig von der maximalen Eingangsfrequenz. R1+R3 sind so zu wählen, dass die gewünschte OpAmp Aussteuerung resultiert, während dann Cint aus der Zeitkonstante erhalten wird (Dimensionierung im Datenblatt). Fig. ad.8: Frequenz-Spannungsumsetzer von Analog Device Anwendungsfelder dieser averaging D/A Wandler sind beispielsweise bei der Umsetzung von Umdrehungszahlen rotierender Teile in eine Spannung zu finden, z.B. zwecks Regelung. Andere Anwendungen betreffen die einfache quasi-digitale Übertragung über eine Infrarotstrecke oder in der Telemetrie. Dabei wird ein zu übertragendes Signal mit Hilfe eines VCO in eine Frequenz umgesetzt. Die resultierende Rechteckfolge ist nichts anderes als ein digitales Signal und entsprechend leicht zu übertragen. Das empfangene Frequenzsignal wird dann in eine Spannung zurückgewandelt. Besonders geeignet ist die Umsetzung V-F F-V auch zur galvanischen Trennung von Systemeinheiten, zwischen denen Analogsignale ausgetauscht werden müssen. Digitale Optokoppler sind einfacher zu handhaben als ihre analogen Gegenstücke, da nicht auf die Linerarität und Aussteuerung geachtet werden muss. Ein verwandter averaging DAC ist der Pulsbreiten-zu-Spannung Wandler. In seiner direkten Implementation findet man diesen Wandler in vielen DC-DC Convertern angewendet. Interessant als DAC ist aber die Umsetzung eines digitalen Wortes in eine analoge Spannung über die Pulsbreitenmodulation. Man benötigt dazu eine hohe Taktfrequenz, einen Zähler und einen digitalen Magnitude Komparator. Am Komparator liegt einerseits das zu wandelnde Digitalwort an und andrerseits der Zählerausgang. Der Takt inkrementiert nun den Counter bis dieser denselben Roland Küng 6 Stand erreicht, wie das Digitalwort. Nun wechselt der Magnitude Komparator seinen Zustand. Nach N Takten wird die Schaltung zurückgesetzt. Die Impulsdauer des Ausgangssignals ist somit proportional zum Digitalwort. Bei genügend hohem Takt ist die Abstufung bei vorgegebener settling time entsprechend gross genug. Das in der Pulsbreite modulierte Digitalsignal mit fester Frequenz kann nun in genau gleicher Art und Weise wie beim F-V Wandler mit einem Tiefpass in eine analoge Spannung gewandelt werden, die dem Mittelwert der in der Pulsbreite modulierten Folge entspricht. Multiplizierender DAC Viele DA-Wandler können als sogenannte multiplying DAC eingesetzt werden, deren Ausgang dem Produkt aus Eingangsspannung und einem digitalen Code entspricht. Verwendet man an Stelle der internen Referenzspannung bzw. Referenzstrom ein externes analoges Signal, so wird dieses ja funktionsgemäss mit dem digitalen Datenwort multipliziert. Anwendungen ergeben sich zum Beispiel in Verstärkungsregelungen, welche direkt von einem Mikroprozessor digital angesteuert werden (AGC) oder bei der Gewichtung von Signalen in Rechenschaltungen oder analog realisierten FIR und IIR Filtern. DAC mit guten Eigenschaften für multiplizierende Anwendungen sind im Datenblatt als solche speziell gekennzeichnet. Ein grosser Analog-Eingangsbereich (d.h. ext. Referenzbereich) und hohe Geschwindigkeit sind wichtige Grössen. Produkt-Bsp. AD7541, 10 Bit 2 Msps. Messtechnik bei DAC Bei der Geschwindigkeitsmessung wird die Einschwingzeit des Systems, die settling time bestimmt. Die Definition ist im Datenblatt des Herstellers genau nachzulesen, da zur optimalen Darstellung der Performance nicht immer die ganze Wahrheit offenbart wird. Korrekt ist die Angabe für den extremsten Fall, nämlich die Zeit zwischen 0 Volt und Vollausschlag (Full Scale, FS) gemessen ab Umschaltung des Codes (50% Schwelle) bis ein definiertes Restfehlerband um den FS-Wert nicht mehr verlassen wird. Fig. ad.11 zeigt eine sinnvolle Spezifikationsmöglichkeit für die settling time. Fig. ad.11: D/A-Wandler settling time Roland Küng 7 Analog - Digital Wandler Es gibt sehr viele Arten von A/D-Wandlern und mindestens ein halbes Dutzend verschiedene Wandlerverfahren. Der Grund für diese Vielfalt sind die unterschiedlichen Applikationen mit ihren verschiedenen Anforderungen an Geschwindigkeit, Dynamikbereich, Stromverbrauch, Genauigkeit und Preis. Diese Vielfalt lässt sich aber vielleicht in 3 Kategorien unterteilen. 1. DC oder langsam variierende Analogsignale. Diese Signale bleiben während des Digitalisierungsprozesses konstant oder ändern nur unwesentlich. Typische Anwendungen finden sich in vielen Regelsystemen für physikalische Parameter. Die hauptsächlich benutzten Techniken sind slope converter, voltage to frequency converter, ramp counter converter und delta sigma converter. 2. Kontinuierlich ändernde Wechselsignale und AC- Einzelereignisse. Diese Signale belegen eine bestimmte Bandbreite und die Wellenform muss exakt erfasst und digital abgebildet werden. Ändert sich das Signal während der Wandlungszeit (audio, video), so muss eine Sample and Hold (S&H) oder eine Track and Hold (T&H) Schaltung den zu wandelnden Wert vorgängig einfrieren. Für diese Signale werden successive approximation converter, multistep converter und full parallel converter eingesetzt, meist mit integriertem S&H oder T&H Glied. Delta sigma converter haben sich Teile dieser Kategorie erobert. 3. Pulse-Amplituden Signale begrenzter Dauer. Bei diesen Signalen besteht zu meist keine Beziehung zwischen aufeinander folgenden Pulsen des Analogsignals. Das zu wandelnde Signal ist die Amplitude eines jeden Pulses, nachdem dieser eingeschwungen vorliegt. Eine weit verbreitete Applikation betrifft z.B. CCD-Signale, multiplexed Analogsignale (analoge Abtastwerte), oder Echogramme von Radar- und Sonargeräten, (von einem Peak Detektor). Fast successive approximation converter, multistep converter, full parallel converter und pipelined converter kommen zum Einsatz. Fig. ad.13 zeigt die Charakteristik der Signale zu den Kategorien 1 bis 3. Eine genauere Betrachtung dieser Kategorien und ihrer Anwendungen zeigt, dass offenbar die Wandlungsrate (conversion rate) eine der wesentlichsten Grössen ist. Für die erste Kategorie ist die Wandlungszeit fast unerheblich, nicht so für die anderen beiden Kategorien. A/D-Wandler für kontinuierliche Wechselsignale Diese Signale mit begrenzter Bandbreite (wenn dies nicht sicher ist, ist ein Filter vorzuschalten) werden sehr oft höher abgetastet als die berühmten 2*höchste Frequenz, welche für die digitale Signalverarbeitung genügen würde. Gründe sind ein begrenzter Aufwand beim Tiefpass Filter und Grenzen in den Algorithmen der digitalen Signalverarbeitung. Dieser sogenannte oversampling Faktor beträgt meist 2 bis 5. Für die hochwertige Wiedergabe eines Einzelereignisses sind sogar eine grosse Anzahl Abtastwerte pro Periode der höchsten beteiligten Frequenz notwendig. Roland Küng 8 Fig. ad.13: Signaltypen zur Klassierung der A/D-Wandler Generell genügt es nicht sich nur nach der höchsten interessierenden Frequenz zu richten, sondern wegen des durch das Abtasten entstehenden Aliasing Effektes ist stets die höchste vorkommende Frequenz im Signal ausschlaggebend also auch Störsignalanteile. Die notwendige Abtastrate ist aber nicht allein massgebend. Die Zeit selbst, welche eine Wandlung braucht ist ebenso wichtig, um die gewünschte Genauigkeit zu erhalten. Sie wird aperture time genannt. Während dieser Zeit verändert sich das Eingangssignal auch leicht, so dass je nach Frequenz des Eingangssignals unterschiedlich grosse Fehler gemacht werden. Typischerweise sollte die Abweichung im Eingangssignal bei der grössten Steigung (= Nulldurchgang höchste Frequenz bei maximaler Amplitude) nur +- 1/4 LSB betragen. Die maximale Frequenz, welche noch in dieser Toleranz gewandelt werden kann beträgt somit: f max = [ ∆V 1 ] •[ ] ∆t 2π V peak wobei für ? V gilt: ∆V = Roland Küng 1 1 V LSB = peak • N 4 4 2 9 Mit der Auflösung N und der Vollausteuerung (FullScale) FS = Vpeak kann also beispielsweise ein N = 12 Bit Wandler mit einer Wandlungszeit von 10 µs und Vollausschlag Vpeak= 10 V gerade mal fmax = 1 Hz für einen maximalen Fehler von 1/4 LSB wandeln. Die conversion rate beträgt aber an und für sich 100 kHz. Um die Situation zu verbessern empfiehlt sich daher bei schnelleren Signalen der Einsatz eines Abtast-Haltegliedes (sample-and-hold, S&H) entsprechend der Fig. ad.14. Fig. ad.14: Sample und Hold Schaltung Die Kapazität CH speichert nach deren Aufladen auf Vin den analogen Wert während der Wandlung. Ein schneller Ladeverstärker A1 und ein niederohmiger Schalter S erlauben eine rasche Aufladezeit von CH auf einen Wert, der auf ein 1/4 LSB genau ist und ein hochohmiger Eingang von A2 verhindert ein Entladen um mehr als Bruchteile eines LSB während der Wandlung. A/D Wandler, die ein S&H-Glied enthalten heissen oft auch sampling A/D converter. Betrachten wir den 12 Bit Wandler nun mit vorgeschaltetem S&H und wollen diesen für Frequenzen von 10 kHz einsetzen, so erhalten wir mit obigen Formeln ? V = 0.6 mV und ? t = 2 ns. Die Zeit ? t, bei S&H Schaltungen aperture uncertainity time genannt, wird also anspruchsvoll klein. Die aperture uncertainity time setzt sich zusammen aus der Unsicherheit des Abtastzeitpunktes in Folge des jitter des Abtasttaktes und in Variationen der Ausschaltzeit des Schalter S. Beide Effekte bewirken immer noch Abtastfehler. Fig. ad.15 zeigt in einem Diagramm, welche maximale Frequenz mit 1/4 LSB Fehler für N Bit Auflösung und gegebene aperture uncertainity time erreicht werden kann. Das Diagramm gilt auch für A/D Wandler ohne S&H und gibt dann die aperture time an. Als aperture delay time bezeichnet man die Verzögerungszeit zwischen dem Ausschaltbefehl (Hold) für S und dem tatsächlichen Auftrennen von S. Da diese delay time eine konstante Verzögerung ist, deren Variation ja in der aperture uncertainity time berücksicht worden sein sollte, spielt sie i.A. keine Rolle auf die Genauigkeit, da ja alle Abtastzeitpunkt um den gleichen Betrag verzögert wirken (Abtasttheorem). Einzig, wenn mit dem Wandlungsprozess bereits innerhalb dieser delay time begonnen wird, so ist diese Zeit ebenfalls zur aperture time zu rechnen. Dies ist eine Frage des interen Ablaufs von S&H- und Wandlungsvorgang. Roland Küng 10 Fig. ad.15: A/D aperture time und S&H uncertainity time Diagramm Die hold time muss 10 µs betragen, das heisst der Spannungswert über CH darf in dieser Zeit nur max. 1/4 LSB absinken. Die acquisition time ist diejenige Zeit, die das S&H Glied benötigt, um bis auf einen tolerierbaren Restfehler dem Eingangsignal zu folgen (Fig. ad16). Sie kann aus der RC- Zeitkonstante und der Fehlergrösse unter Annahme einer Sprungfunktion am RC Glied berechnet werden. Die min. Wandlungszeit besteht somit aus der Summe der Akquisitionszeit des S&H-Gliedes (Aufladevorgang) und der Umwandlungszeit des A/D-Teils (Abwägen). Roland Küng 11 Fig. ad.16: S&H Timing So genannte subsampling ADC, vor allem in Multimetern und Oszilloskopen eingesetzt, schaffen es trotz Abtasten unterhalb der Nyquistfrequenz, ein repetitives Signal korrekt zu erfassen. Dies wird durch inkrementales Verzögern jedes Abtastzeitpunktes um einen genau definierten Wert erreicht, so dass nach genügender Periodenzahl des Eingangssignale alle Abtastwerte einmal genommen wurden, welche nach Nyquist sonst innerhalb einer Periode erforderlich wären. Auf Kosten der Messgeschwindigkeit und nur bei wirklich repetitiven Signalen funktioniert diese Methode bis hin zu hohen Frequenzen sehr gut. Es wird aber eine sehr stabile Zeitbasis vorausgesetzt, da sich jitter und aperture uncertainity hier viel stärker auswirken, wenn die Abtastung auf mehrere Perioden verteilt wird. Zwischen Track-and-Hold und Sample-and-Hold wird oft kein eigentlicher Unterschied gemacht. Während T&H-Glieder die meiste Zeit im Folgen des Eingangssignales verbringen, sind S&HGlieder die meiste Zeit im Haltemodus. Für schnelle A/D-Wandler ist dieser Begriffsunterschied immer schwerer zu sehen. A/D Wandler für Puls-Amplituden Signale In dieser Kategorie ist die kritische Spezifikation für den Wandler die Angabe der Zeit, die verbleibt um die Wandlung nach genügend genauer Akquisitionszeit zu vollenden, bevor der nächste Impuls beginnt. Die Wandlung muss in diesem Fall synchron mit dem Eingangssignal ablaufen In Fällen wo der Impuls während der Wandlung nicht auf einem genügend genauen Wert bleibt muss ein S&H-Glied eingesetzt werden. Die wichtigste Grösse ist die Summe von acquisition time plus die aperture delay time plus die A/D conversion time. Die aperture uncertainity time (aperture jitter) ist sehr oft nicht kritisch, da sich das Signal zum Zeitpunkt der S&H-Operation und der Wandlung nur wenig in der Amplitude verändert. Siehe gestrichelte Linie in Fig. ad.17. Roland Küng 12 Fig. ad.17: Zeitliche Verhältnisse für Puls-Amplituden-Signal . Wandlerfehler Es gibt eine ganze Reihe von Fehlern in Wandlern und die Interpretation der Datenblätter ist manchmal eine Detektivarbeit, da der Hersteller seinen Baustein möglichst gut darstellen will. Perfekte Wandler gibt es nicht und für viele Anwendungen sind auch nicht alle Genauigkeitsangaben relevant. Die vier wichtigsten Fehler in der Terminologie der Datenblätter sind: Offset Error Scale Error Nonlinearity Nonmonotonic (Missing Code) Fig. ad.2 zeigt die Fehler offset und scale. Zur näheren Erläuterung mittelt man die digitalisierte Treppenfunktion mittels einer Kurve (ausgezogen in der Fig. ad.2). Diese Kurve vergleicht man mit der idealen Gerade des theoretischen Konverters (gestrichelte Linie). Liegt die Wandler Linie im Nullpunkt neben der idealen Linie, so ermittelt man, wieviele Bruchteile der Wertigkeit des LSB diese Verschiebung ausmacht. In der Figur beträgt der offset error etwa 1 LSB. Das Offsetvorzeichen ist nicht spezifiziert, d.h. der Fehler kann bei einem Wandler auf beide Seiten auftreten. Der scale error zeigt sich in einer zur idealen Kennlinie verschiedenen Steilheit. Der Vollaussteuerbereich (Full Scale FS) kann dann nicht erreicht oder übertroffen werden. Grosse Signale werden dann u.U. in der Amplitude begrenzt. In Fig. ad.2 beträgt der scale error 1,5 LSB. Sowohl der offset error wie der gain error sind entweder vom Hersteller sehr gut abgeglichen oder lassen sich mit externen Widerständen exakt trimmen (OpAmp-Schaltung). Roland Küng 13 Fig. ad.2: Wandlerfehler: offset error und scale (gain) error Nicht abgleichbar sind die beiden andern Fehler, nonlinearity and nonmonotonic. Bei der Nichtlinearität weicht die reale Wandlerlinie von einer Geraden ab und führt zu integralen und differentiellen Fehlern. Der differentielle Fehler entspricht der maximalen Abweichung von Stufe zu Stufe. Der integrale Fehler entspricht der maximalen Abweichung in Bruchteilen des LSB von der idealen Gerade, wenn offset und gain abgeglichen sind. Diese Nichtlinearität bewirkt letztlich Verzerrung des Signals in der digitalen Darstellung. Je nach Anwendung spielt dies eine Rolle und es muss dann für einen guten Wandler mehr bezahlt werden. Die schwierigsten Fehler sind die nonmonotonic errors, also lokale Abweichungen in der Treppe, wie sie in Fig. ad.3 dargestellt sind. Dies führt unter Umständen zu fehlenden Codewörtern, das heisst bestimmte digitale Worte werden gar nie erreicht. Oder der digitale Ausgang bleibt über einen zu grossen Analogbereich konstant, der Quantisierungsschritt ist lokal zu gross. Sogenannte 'monotonic' oder 'non-missing code' Wandler sind heute Standard und haben die Eigenschaft, dass nur mit den drei ersten Fehlern zu rechnen ist, von denen nach Abgleich nur der integrale Linearitätsfehler übrig bleibt. Fig. ad.3: Wandlerfehler: nonlinearity und non-monotonic error Roland Küng 14 Die Datenblätter sind genau zu studieren. Die Angabe über Auflösung und Genauigkeit sind richtig zu verstehen. Die Auflösung gibt lediglich das Potential des Wandlers an, wie fein er in der Lage ist, ein analoges Signal zu quantisieren. Die Genauigkeit ist die Angabe der Summe aller Wandlerfehler entweder mit Abgleich oder ohne. Angaben über die Einzelfehler lassen sich aus diesem Parameter nicht herauslesen. Moderne Wandler sind derart genau, dass oft der Fehler im Abtastglied vor der Wandlung eine ebenso grosse Rolle spielt (hold leakage, time jitter). A/D Wandler Dynamikbereich Der Dynamikbereich eines A/D-Wandler ist neben der Konversionszeit der zweite Parameter, der für die Auswahl wichtig ist. Analoge Signale weisen sicher in den meisten Anwendungen eine viel zu hohe Auflösung auf. Andrerseits lässt sich das Signal im digitalen Bereich nicht beliebig in der Amplitude quantisieren. es stellt sich also die Frage, wieviele Bits der A/D-Wandler nun braucht, um einen gewissen Dynamikumfang sicherzustellen, das heisst in wieviele Stufen der Wandler seinen Full Scale (FS) Bereich einteilt, oder wieviele Prozent Quantisierungsfehler denn entstehen. Die Tabelle in Fig. ad.18 gibt Antwort auf diese Frage. Soll beispielsweise ein Messsignal, das einem 45 dB stärkeren Störsignal überlagert ist, noch mit etwa 4 Bit Auflösung wiedergegeben werden (Annahme: Amplitude des Störsignal = Vollaussteuerung), so sieht man in der Tabelle, dass mit N=8 das Nutzsignal nur gerade noch als LSB darstellbar wäre. Es sind also insgesamt 12 Bit notwendig. Für das Nutzsignal beträgt der prozentuale Fehler etwa 3,12%, der Wiedergabeverlust ist also bereits mit einem KO zu messen. Fig. ad.18: Dynamik Bereich von A/D-Wandlern Verwenden wir 1 V Full Scale so entspricht das LSB einer Spannung von nur 240 µV. Beim Layout muss deshalb auf kapazitive Einkopplung und induktive Einstreuung geachtet werden, um nicht die Wiedergabequalität noch weiter zu verfälschen. Roland Küng 15 A/D Wandler Verfahren Full parallel (flash) converter Die schnellsten A/D Umsetzer sind die parallel converter, auch flash converter genannt. Allerdings ist es auch das Verfahren mit den höchsten Kosten pro Bit. der Grund für die hohen erzielbaren Umsetzgeschwindigkeiten ist schnell zu erkennen, denn für jeden möglichen digitalen Code ist ein Komparator vorhanden. Fig. ad.19 zeigt dies am Beispiel eines 3 Bit Wandlers. Die Schaltgeschwindigkeit der Komparatoren und der nachfolgenden Encoderlogik bestimmt die conversion time. Der Stand der Technik liegt bei 8-bit bis 10-bit Wandlern. Höhere Auflösungen bräuchten über 1024 Komparatoren und ergäben extrem kleine Vergleichsspannungen. Beides ist bei hohen Taktraten unwirtschaftlich und störanfällig. Die Geschwindigkeiten liegen im Bereich 100 MS/s (MegaSample pro s) bis 1 GS/s und Preisen von bis zu 100 $). Parallelwandler haben zufällige Linearitätsfehler. Die Abweichung von der idealen Übertragungsfunktion für einen bestimmten Code schwankt von Exemplar zu Exemplar. Fig. ad.19: Flash Wandler für 3 Bit Sie wird hauptsächlich von den Offsetspannungen der Komparatoren und der Genauigkeit des Widerstandsteilers bestimmt. Haben zwei aufeinander folgende Komparatoren entgegengesetzte Offsetspannungen entsprechender Grösse, so kann ohne weiteres ein fehlender Code auftreten (missing codes). Die Hersteller Garantie 'no missing code' bescheinigt entsprechend kleine Toleranzen und haben ihren Preis. Der Eingang, der auf alle Komparatoren führt, hat eine relativ grosse Eingangskapazität. Um diesen Roland Küng 16 Eingang bei hoher Geschwindigkeit auch treiben zu können, ist ein schneller Operationsverstärker notwendig, welcher auch bei grossen kapazitiven Lasten stabil bleibt. Fig. ad.20: Half-flash ADC Flash Konverter werden sehr oft ohne S&H-Stufe eingesetzt, weil ihre Wandlungszeit und damit die aperture time vom Prinzip her sehr klein sind, so klein, dass bei der kleinen bis mittleren Auflösung dieser Wandler kein zu grosser Fehler entsteht. Zur Senkung der Kosten oder Erhöhung der Bitzahl wird die half-flash Technik angewendet. Dies ist ein Zweischritt Prozess, in dem zuerst das Eingangssignal mit der halben Auflösung gewandelt wird. Ein interner DAC setzt das Resultat wieder in eine analoge Spannung um, worauf die verstärkte Differenz zwischen ihr und der Eingangsspannung nochmals gewandelt wird, um die unteren Bits zu erhalten. Ein Blockschaltbild des Verfahrens ist in Fig. ad.20 zu sehen. Man erhält 2n Bit mit zwei n-bit Flashwandlern, für N=8 braucht man also lediglich 31 statt 255 Komparatoren. Die Technik des Schachtelns der Wandlung lässt sich noch weiter fortführen, man spricht dann von multistep convertern. Durch die mehrstufige Verarbeitung wird aber die Anforderung an die Wandlungszeit jeder Stufe bei sehr hohen Geschwindigkeiten immer höher. Hier hilft das sogenannte pipelining. Jede Stufe erhält hierin die volle Abtastperiode zur Verfügung um S&H und partielle Konversion durchzuführen. Der Hardwareaufwand steigt dadurch, aber die Geschwindigkeit innerhalb der Stufen wird um die Anzahl pipeline Stufen reduziert. Vor jeder pipeline Stufe wird nun eine S&H-Stufe benötigt. Pipelined ADC benötigen in der Regel mehr Strom als solche ohne pipelining. Stand der Technik sind 16 Bit Auflösung bei 100 MS/s. Solche Wandler erlauben die Digitalisierung von ZF-Signalen bei 4.5 MHz oder 10.7 MHz mit einer Dynamik in der Praxis von über 60 dB. In den modernen drahtlosen Telefonen (Natel D, DECT, D-AMPS, PCS) ist dies eine Voraussetzung für die kostengünstige Produktion und die Verminderung der Alterung und Drift der Elektronik. Fig. ad.21 zeigt ein Blockdiagramm eines dreistufigen pipelined parallel converters. Drei 4-bit Wandler, zwei Speicherregister und zwei 4-bit DAC bilden die eigentliche Wandlung. Durch die Dreistufigkeit werden für die 4 MSB's zwei weitere Speicher für die Resultate benötigt und für die 4 mid-bits ein weiterer Speicher, weil ja bis zur Ausgabe des gesamten Digitalwertes bereits zwei neue Abtastwerte in der pipeline sind. Die Verzögerung des gewandelten Wertes um drei Abtastintervalle ist in den allermeisten Anwendungen belanglos. Roland Küng 17 Fig. ad.21: three-stage pipelined parallel conversion Einzig bei der alternierenden Wandlung mehrerer Signale kann der Verlust der Gleichzeitigkeit in der Signalverarbeitung Auswirkungen (Phasenverschiebung) zeigen. Im nachfolgenden Prozessor muss daher dann eine Interpolation von zwei Abtastwerten durchgeführt werden, so dass die Verzögerung eliminiert wird. Meist genügt dazu eine simple Mittelwertbildung von zwei Abtastwerten und ein Verzögerungsglied um die Hälfte der Abtastperiode. Roland Küng 18 Successive approximation converter Bei dieser populären Wandlerart werden verschiedene Ausgangscodes ausprobiert, indem man sie über einen D/A-Wandler zum Vergleich mit dem analogen Eingangssignal auf einen Komparator gibt. Normalerweise werden zuerst alle Bits 0 gesetzt. Dann wird das MSB provisorisch auf 1 gesetzt und vom DAC in eine analoge Vergleichsspannung gewandelt. Ist das analoge Eingangssignal grösser als diese Vergleichsspannung, so wird das MSB definitiv auf 1 gesetzt, andernfalls definitiv auf 0. Dasselbe Verfahren wird nun sukzessive für das zweithöchst-wertige und die übrigen Bits durchgeführt. Für einen N Bit ADC werden also N Wägeschritte benötigt. Im Prinzip führt man eine binäre Suche durch, beginnend in der Bereichsmitte des ADC. Successive approximation converter verfügen über einen begin conversion Eingang zum Starten der Wandlung und einen conversion done Ausgang, der das Ende des Suchprozesses anzeigt. Nach dem conversion done Signal kann das digitale Resultat parallel oder sehr oft seriell aus einem Register ausgelesen werden. Vielfach ist die digitale Schnittstelle auf bestimmte Microcontroller angepasst um ein einfaches Interface zu ermöglichen. Fig. ad.22 zeigt ein simples Übersichtsbild eines solchen Wandlers. Die Geschwindigkeit dieser Wandler liegt im mittleren Bereich. Typisch werden conversion rates im Bereich 20 kHz bis 5 MHz erreicht mit Auflösungen zwischen 8 Bit und 16 Bit, dies vergleichsweise mit der parallel conversion Technik zu tiefen Preisen. Ein Problem bei diesen ADC kann das Auftreten merkwürdiger Nichtlinearitäten und missing codes sein. Diese kommen durch die sukzessive Rückführung und die Nichtidealitäten des D/A-Wandlers zustande, meist wenn Spikes auf Speise- oder Signalleitungen vorhanden sind. Eine zweite Fehlerquelle ist wie bereits besprochen, die aperture time, wenn ohne S&H-Glied gearbeitet wird. Successive approximation converter mit dem Prädikat 'no missing code' benutzen neuerdings anstelle des R-2R DAC eine Kette von 2N identischen Widerständen. Eine symmetrisch gestaltete, analoge Schaltermatrix erlaubt es, jede Vergleichsspannung als Teilspannung einer Spannungsreferenz monoton einstellen zu können, wie dies beim flash converter gemacht wird. Mit den heutigen IC-Technologien ist es möglich, die Referenzspannung mit hoher Genauigkeit und Temperaturstabilität mit auf den Wandler zu bringen. Ist auch eine µP kompatible Schnittstelle vorhanden, so spricht man in diesem Fall von einem data acquisition System. Die successive approximation Technik lässt sich sehr gut weitgehend in CMOS Technik integrieren. Dadurch wird im Vergleich zur parallel conversion Technik bei gleicher Geschwindigkeit ein deutlich geringerer Stromverbrauch erreicht. Typischerweise kann mit einem Verbrauch von 100 mW...400 mW gerechnet werden. Roland Küng 19 Fig. ad.22: Successive approximation ADC Noch drastischere Stromeinsparungen sind möglich, wenn die Switched Capacitor (SC) -Technik zu Hilfe genommen wird. Diese auch als charge redistribution converter oder SC-converter bezeichneten Wandler benutzen exakte Kapazitätsverhältnisse anstelle von Widerständen. Mit nur N + 1 binär gestuften Kapazitäten, einem Komparator und einer Steuerung lässt sich das analoge Eingangssignal digitalisieren. Da zu Beginn der Wandlung alle Kapazitäten parallel geschaltet auf den analogen Wert aufgeladen werden und danach lediglich eine praktisch verlustfreie Ladungsumverteilung unter den C's stattfindet, sinkt die gesamte Verbrauchsleistung auf typisch 1 mW...10 mW. Es werden heute 16 Bit Auflösung erreicht und Wandlungsraten bis zu 1 MHz (Maxim, Linear Technology, Texas Instruments). Diese Wandler sind besonders für batteriebetriebene Geräte interessant und begnügen sich zum Teil mit einer einzigen 5 V Spannungsversorgung. Bsp. LT1864, 16 Bit, 250 kSps, (Preis 7$). Die Wandlung erfolgt in 6 Schritten (Fig. ad.23): 1) 2) 3) 4) 5) 6) Alle C's parallel aufladen auf Vin mit Sc geschlossen und Si auf Vin Gemeinsame Platte aller C's mit Sc von Masse trennen, S1...SN auf Masse legen , Si auf VREF schalten -> -Vin am Komparator MSB Anschluss mit S1 auf VREF legen -> Umladeprozess -Vin +VREF/2 Vergleich mit Masse als Schwelle, falls kleiner MSB = 1, sonst MSB = 0 S1 im Fall MSB = 1 auf Position VREF belassen, sonst auf Masse legen Repeat für alle N Bit's Roland Küng 20 Fig. ad.23: 3-Bit charge redistribution converter (SC-converter) Präzise C-Verhältnisse lassen sich heute sehr kostengünstig in CMOS-Technik in Form von SiO2 isolierten Plattenkondensatoren realisieren ähnlich den Gates von FET's. Für hohe Auflösungen bis 16 Bit wird bei den successive approximation Wandlern oftmals ebenfalls die multistep Technik und u.U. ein pipeline Verfahren eingesetzt. Es werden lediglich die einzelnen Wandler in Fig. ad.20 in der successive approximation Art realisiert. Eine Abart dieser Wandlerklasse bilden die tracking ADC. Sie sind etwas langsam in der Reaktion auf Sprünge, folgen aber allen nur leicht ändernden Signalen etwas schneller als S&H. Beim tracking converter zählt ein Zähler solange aufwärts, bis dessen analog konvertierte Spannung dem Eingangssignal entspricht (Fig. ad.24). Nach Erreichen des analogen Signalwertes wird der Zähler nur noch durch fortlaufendes Inkrementieren/ Dekrementieren dem Eingangssignal nachgeführt. In einer Verwendungsart benutzt man lediglich die 1 Bit Information up count bzw. down count zur digitalen Abbildung eines Signals. Besonders Sprachsignale lassen sich mit diesem Verfahren kompakt und ohne grosse Einbusse an Qualität digitalisieren und übertragen oder speichern (Bausteine mit sog. variable slope delta modulation, z.B. MC34115). Eine Unterklasse der successive approximation converter bilden die algorithmic converter. Diese Wandler versuchen ohne DAC auszukommen und funktionieren wie folgt (Fig. ad.25). Die Referenzspannung VR entspricht FS des Eingangssignals VIA. VR bildet selbst eigentlich einen 1 Bit DAC. Das Eingangssignal wird durch die S&H-Schaltung gehalten und mit dem Faktor 2 verstärkt. Durch den Vergleich mit VR wird das MSB ermittelt, ist das verstärkte S&H-Signal grösser als VR, so wird VR von ihm subtrahiert und die Differenz an den Eingang zurückgeführt. Andernfalls wird das verstärkte S&H-Signal direkt an den Eingang zurückgeführt. In der nächsten Runde wird das Resultat der ersten Runde wieder abgetastet und verstärkt und mit VR verglichen um das zweithöchst-wertige Bit zu erhalten usw. Roland Küng 21 Fig. ad.24: tracking ADC, Blockdiagramm und Signalverläufe Durch die sukzessive Verstärkung mit dem Faktor zwei und die Weiterverarbeitung der Differenz kann auf diese Weise der DAC eingespart werden. Der Verstärker und der Subtrahierer müssen aber genau arbeiten, denn im algorithmischen Wandler wird der Fehler multiplikativ mit dem Faktor 2 und der Anzahl Iterationen fortgepflanzt. Eine andere Betrachtungsweise des algorithmic ADC ist diejenige, dass es sich um einen extremen Fall eines multistage Wandlers handelt. Die sonst mehrstufige Hardware wird nur einmal implementiert. Die Teilstufe ist nur mit einem 1 Bit ADC (Komparator) und 1 Bit DAC (VR) bestückt, die Hardware wird also für N Bit genau N mal benützt. Fig. ad.25: Algorithmic A/D- Wandler Slope converters Die Technik der slope converter basiert auf dem Vergleich einer linearen Rampe mit dem Eingangssignal. Bestimmt man digital die Zeit bis die Rampe nach dem Start das Eingangssignal erreicht hat, so ist diese Zeit proportional zum Analogwert. Als digitaler Zeitmesser eignet sich ein Zähler, der von einem stabilen Oszillator angesteuert wird und anhält, wenn die Rampe den Analogwert erreicht. Die lineare Rampe lässt sich durch Laden eines Kondensators mit einer Konstantstromquelle realisieren. Der ganze Hardwareaufwand ist relativ gering, wie die Fig. ad.26 zeigt und das Verfahren daher kostengünstig. Dies geschieht aber klar auf Kosten der Wandlungsrate. Die Anforderungen an die Genauigkeit und Stabilität an Rampengenerator und Komparator sind recht hoch und beschränken das single slope Verfahren auf niedrige Auflösungen. Roland Küng 22 Die Methode der dual slope converter eliminiert viele Probleme mit der Genauigkeit und eignet sich besser für höhere Auflösungen. Die Idee ist am besten aus Fig. ad.27 ersichtlich. Zuerst lädt ein zum Eingangssignal proportionaler Strom die Kapazität C über ein festes Zeitintervall t1 auf. Dann wird der Kondensator C mit einem konstanten Strom entladen, bis die Ausgangsspannung 0 V erreicht. Die Zeit um C zu entladen ist daher ebenfalls proportional zum Eingangssignal und wird benutzt, um einen Zähler freizugeben. Der Zähler zählt wie schon vorhin die Takte eines Oszillators. Durch geschickte Zählersteuerung lässt sich auch die konstante Integrationszeit mit demselben Oszillator und Zähler realisieren. Zu Beginn der Wandlung wird dazu der Zähler auf Null rückgesetzt. Nun lässt man den Zähler laufen, bis alle Ausgänge 1 sind und als folgender Zustand ein Überlauf angegeben wird. Dieser überlauf wird in einem FlipFlop gespeichert und schaltet von Eingangssignal auf die negative Referenzspannung -VR um. Fig. ad.26: Single slope ADC Der Zähler selbst hat in diesem Moment den Zustand 0 und zählt nun weiter aufwärts, bis der Komparator meldet, dass die Ladung von C vollständig entfernt wurde. Der Zählerstand zum Schluss ist proportional zum Eingangswert: Z = [ Z max + 1] • V IA = t1 • V IA VR T VR Die Auflösung beträgt ld(Zmax+1) und T ist die Oszillatorperiode. Die Zeitkonstante RC ist so zu wählen, dass der OpAmp für VIA = VR gut ausgesteuert, aber keinesfalls in den nichtlinearen Bereich in der Nähe der Sättigung gerät. Die Genauigkeit von C, R und der Taktfrequenz beeinflussen die Wandlung aber nicht mehr wesentlich. Ebenso ist die Offsetspannung des OpAmp weniger kritisch, weil sie bei der Wandlung einmal dazu Roland Küng 23 und einmal abgezählt wird. C selbst sollte ein verlustarmer Metallfolien- oder ein Keramikkondensator sein, da der Eigenverlust an Ladung einen Fehler verursacht. Die Stromquelle bzw. die Spannungsreferenz VR muss hingegen sehr genau sein. Zum Glück ist dies aber heute kein Problem mehr (siehe Kapitel Spannungsreferenzen). Fig. ad.27: Dual slope Verfahren Die genauesten Konverter verfügen über einen vorgängigen Abgleichzyklus, ein auto-zeroing, Roland Küng 24 während der Eingang auf 0 V gehalten wird. Die gemessene Fehlerspannung wird vom eigentlichen Messwert, der nachfolgt subtrahiert. Durch die Integration des Eingangssignals wird die Dynamik des Wandlers deutlich erhöht. Hochfrequente Geräuschanteile werden mit 20 dB/Dek gefiltert, periodische Störsignale mit der Periodendauer k*t1 werden theoretisch sogar vollständig unterdrückt (siehe Fig. ad.28). Dies erlaubt einerseits die Genauigkeit von dual slope convertern bis auf 24 Bit hochzuschrauben und andrerseits periodische Störsignale, wie etwa die Netzfrequenz (Brumm), zu unterdrücken. Will man derart hohe Auflösungen nutzen, so sollte beim Layout besonders darauf geachtet werden, dass digitale Schaltsignale aus dem Logik- oder µP-Teil nicht mit den analogen Signalpfaden koppeln. Die Wandlerbausteine selbst weisen meist getrennte Masse für analoge Signale und digitale Signale auf. Diese Massen sollten separat wie normale Signalleitungen geführt werden, und erst am Netzteil sternförmig zusammengeführt werden. Als Schirmung oder Guard Ring eignet sich besser die analoge, unverseuchte Masse. Wenn möglich können die analogen und digitalen Schaltungsteile schön getrennt auf der Leiterplatte je in einer Hälfte untergebracht werden. Alle Speiseeingänge, besonders jene der Logikbausteine, sollten direkt beim Baustein mit einem Keramikkondensator von 10n ...100n abgeblockt sein. Busse von µP’s sollten u.U. via Optokoppler vom Wandler getrennt werden, um grosse HFStröme vom Wandler fernzuhalten. Dual slope Wandler werden häufig in digitalen Multimetern eingesetzt. Sie bieten 16 bis 20 Bit Auflösung, hohe Stabilität und gute Netzunterdrückung bei kleinen bis mittleren Wandlungsraten (maximal 2*t1) und geringem Preis. Sie sind vom Prinzip her streng monoton. Heute werden die früheren Sieger punkto Auflösung, z.B. eingesetzt in Multimetern, oft durch Sigma-Delta Wandler abgelöst. Fig. ad.28: Unterdrückungsverhalten des dual slope ADC Voltage to frequency converter Roland Küng 25 Als Gegenstück zum frequency to voltage converter, der im Kapitel DAC behandelt wurde, ist dieser ADC gedacht. Sein Ausgang ist zwar digital, aber nicht in gewohnter binärer Darstellung. Das Ausgangssignal entspricht einer Impulsfolge, deren Frequenz proportional zur Eingangsspannung ist (in anderen Anwendungen auch VCO genannt). Die Erzeugung ist einfach. Man braucht lediglich eine Kapazität mit einem der analogen Spannung proportionalen Strom aufzuladen und dann definiert zu entladen, wenn die Rampe einen bestimmten Schwellwert erreicht. Eine rafinierte Umsetzung davon ist die Schaltung in Fig. ad.29, welche als Schwelle die Masse benutzt und nach dem Prinzip der Ladungsbalance, auch charge balance genannt, funktioniert. Das Verfahren ist dem Eingangsteil des dual slope converter ähnlich. Es werden Pulse der Länge tR im Abstand tx produziert. Die Frequenz beträgt: fo = 1 I IA = V IA = t x + t R t R [( I R - I IA ) + I IA ] R1 t R I R IR ist der Konstantstrom, tx die Entladezeit und tR die vom monostabilen Multivibrator bestimmte Ladezeit. tR muss so kurz gewählt werden, dass die maximale Frequenz noch dargestellt werden kann. Typische Frequenzbereiche sind 10 kHz bis 1 MHz für FS. Auflösungen bis zu 12 Bit (0.01% Genauigkeit) sind erhältlich. Diese Bausteine sind kostengünstig und zur einfachen, digitalen Übertragung analoger Signale geeignet. Als Beispiel für einen V-F converter kann der AD650 von Analog Device aufgeführt werden, der 0.002% Genauigkeit im Frequenzbereich 0 ...10 kHz erreicht (Preis 8 $). Fig. ad.29: Voltage to frequency converter Delta-Sigma converters Roland Küng 26 Delta-Sigma (auch Sigma-Delta bennnt) converter haben vor ein paar Jahren einen eigentlichen Boom erlebt im Bereich von 16 Bit ... 24 Bit Auflösung bei Abtastraten von bis einige hundert kHz. Der Grund liegt in der drastischen Reduktion des analogen Schaltungsteils auf Kosten einer erhöhten digitalen Komplexität. Delta-Sigma converter sind oft bereits auf demselben Chip implementiert, wie die nachfolgende digitale Signalverarbeitung. Das Grundprinzip der Wandler ist ein integrierender Typ wie in Fig. ad.30 zu sehen ist. Die 1 Bit DAC Rückführung wird vom analogen Eingangssignal VIA subtrahiert (der Einfachheit halber sei VIA >= 0 V). Das resultierende Fehlersignal wird durch den Integrator Tiefpass gefiltert und vom integrierten Fehlersignal wird die Polarität durch den nachfolgenden Komparator bestimmt. Dieser Komparator ist eigentlich nichts anderes als ein 1 Bit A/D Wandler. Der Ausgang des Komparators steuert den 1 Bit DAC. Der Komparator gibt eine 1 ab, wenn das vorhergehende Integrationsintervall eine Spannung < 0 V ergeben hat und eine 0 sonst. Für eine 1 am Eingang des 1 Bit DAC gibt dieser die Referenzspannung aus, sonst 0 V. Der Ausgang des 1 bit DAC wirkt stets als negative Rückkopplung und versucht daher ständig den Integratorausgang auf Null zu regeln. Die Referenzspannung VREF ist nun grösser oder gleich der Spannung VIA. Für kleine VIA wird also nachdem einmal eine 1 am Komparator ausgegeben wurde, eine lange Folge von 0 folgen, bis der Integrator wieder einen Nulldurchgang erreicht. Ist VIA gleich gross wie VREF, so durchläuft der Integrator die Nulllinie in jedem Taktzyklus und es stellt sich eine Folge von abwechselnden 0 und 1 ein. Die Aufgabe des digitalen Filters ist es, eine digitale Zahl zu finden, die proportional zur Anzahl Einsen im Bitstrom am Komparatorausgang ist. Fig. ad.30: Delta-Sigma converter Damit die Bestimmung der Proportionalität möglich ist, ist eine deutliche Überabtastung, viel höher als die Nyquist-Rate notwendig. Man spricht von oversampling und dem oversampling ratio, welches dem Verhältnis von aktueller Abtastrate und Nyquistrate entspricht. Typischerweise liegt die aktuelle Abtastrate im Bereich des hundert- bis tausendfachen der Signalbandbreite. Das Digitalfilter hat weiter die Aufgabe, das Quantisierungsrauschen auf die eigentliche Nutzbandbreite des Wandlers zu beschränken. Am Ausgang kann nun eine Dezimation (Reduktion der Abtastwerte) auf etwas über die Nyquistfrequenz vorgenommen werden, ohne dass sich dabei Roland Küng 27 das hochfrequente Rauschen ins Nutzband verschieben kann (Aliasing). Eine Analyse der spektralen Rauschleistungsdichte zeigt, dass das weisse Quantisierungsrauschen im Wandler eigentlich Hochpass gefiltert wird und es gilt: η (f) = const • 2 fs • sin2 ( πf fs ) Filtert man dieses Rauschen auf die Nutzbandbreite 0...fo, so erhält man eine Rauschleistung von: 2 2 N = const • ( f o )3 • π 12 fs Daraus ersieht man, dass pro Verdoppelung des oversampling ratio ein S/N Gewinn von 9 dB resultiert, was einer Erhöhung der brauchbaren Auflösung von 1.5 Bit entspricht. Für ein 256-faches oversampling erhält man also nach dem Digitalfilter eine Auflösung von 12 Bit oder eine Dynamik von 72 dB. Raffinierte Designs benutzen entweder mehrwertige ADC und DAC in der gleichen Struktur oder sie schalten noch weitere Differenz- und Integratorstufen vor die Schaltung von Fig. ad.30. Bereits eine Zusatzstufe ergibt den 2nd order delta-sigma converter mit einem Gewinn von 2.5 Bit pro Verdoppelung des oversampling ratio. Der Nachteil ist, dass ein steileres Digitalfilter notwendig wird, weil die Rauschleistungsdichte bei höheren Modulatorordnungen immer steiler ansteigt. Ein weiterer Vorteil der delta-sigma converter ist es, dass infolge der hohen Überabtastung keine besonders steilen Anti-Aliasing Filter am Eingang notwendig sind. Oft genügt ein einfaches RCGlied. Ein Bsp. für diesen Wandler Typ ist der AD7190 mit 24 Bit Auflösung, der 16 Bit Auflösung bis 2.4 kHz verspricht bereits für Eingangssignalpegel ab 40 mV (Preis 6 $). Quelle: Skript Roland Küng, FH Rapperswil 2001 Analog Devices Produkteseite http://www.analog.com/en/analog-to-digital-converters/products/index.html http://www.analog.com/en/digital-to-analog-converters/products/index.html Linear Technologies Produkteseite http://www.linear.com/pc/viewCategory.jsp?navId=H0,C1,C1155,C1005 http://www.linear.com/pc/viewCategory.jsp?navId=H0,C1,C1155,C1001 Roland Küng 28
