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DIGITAL KONTROLLIERTE ANALOGE
SCHALTUNGEN
vorgelegt von
Diplom-Ingenieur
Rüdiger Arnold
aus Berlin
von der Fakultät IV
- Elektrotechnik und Informatik der Technischen Univerität Berlin
zur Erlangung des akademischen Grades
Doktor-Ingenieur
Dr. - Ing.
genehmigte Disseration
Berlin, Januar 2002
D83
Promotionsausschuss:
Vorsitzender:
Prof. Dr. D. Filbert
1. Berichter:
Prof. Dr. O. Manck
2. Berichter:
Prof. Dr. H. U. Post
Tag der wissenschaftlichen Aussprache: 4. Juli 2002
.
Technische Universität Berlin
Institut für Mikroelektronik
Inhaltsverzeichnis
Inhaltsverzeichnis
Kurzfassung
3
1. Einleitung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.1.
1.2.
1.3.
1.4.
1.5.
Motivation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
Stand der Technik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Erweiterung gegenüber dem Stand der Technik. . . . . . . . . . . . . . . . . . . . . . 9
Implementierung anhand eines Chips . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Kapitelübersicht . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2. Geschaltete Größen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.1.
2.2.
2.3.
2.4.
2.5.
Geschaltete Ströme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Geschaltete Spannungen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Geschaltete Widerstände . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Geschaltete Kapazitäten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Geschaltete Operationsverstärker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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3. Digital-analoge Schnittstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3.1. Simulationsmethoden. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2. Komponenten der Schnittstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.1. Digital nach Analog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.2. Analog nach Digital . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.3. Einheitliche Mixed-Signal-Schnittstelle . . . . . . . . . . . . . . . . . . . . .
3.3. Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1. Idealer Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.2. Nicht-idealer Schalter in verschiedenen CMOS-Technologien . . . .
3.4. Statische und dynamische Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.1. Statische Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.2. Dynamische Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.3. Ladungsinjektion und Taktdurchgriff . . . . . . . . . . . . . . . . . . . . . . .
Ladungsinjektion beim Öffnen eines Schalters . . . . . . . . . . . . . . .
Taktdurchgriff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Ladungsinjektion und Taktdurchgriff beim Schließen von Schaltern
3.4.4. Konzepte für dynamische Schalter . . . . . . . . . . . . . . . . . . . . . . . .
3.4.5. Zusammenfassung: Entwurfsregeln für dynamische Schalter . . . .
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4. Störeinflüsse aus dem Digitalteil im Analogteil . . . . . . . . . . . . . . . 73
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Inhaltsverzeichnis
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5. Implementierung am Beispiel zweier Sinusgeneratoren. . . . . . . . 75
5.1. Matching zur Kodierung einer Sinus-Funktion . . . . . . . . . . . . . . . . . . . . . . . 75
5.1.1. Matching - Allgemein . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
5.1.2. Matching mit vielen Nachkommastellen . . . . . . . . . . . . . . . . . . . . . 76
5.2. Nichtlinearität stückweise linearer und stufenförmiger Sinus-Funktionen . . 81
5.3. Schaltungsentwurf für die stückweise lineare Sinus-Funktion . . . . . . . . . . . 84
5.3.1. Stromausgangsstufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
5.3.2. Spannungsstromwandler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
gm-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Nichtlinearität der gm-Stufe - THD und IIP3 . . . . . . . . . . . . . . . . . . 96
Signalpfad und Erzeugung der Grenzspannungen . . . . . . . . . . . . . 97
5.3.3. Dreiecksgenerator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
5.3.4. Digital kontrollierter exponentieller Stromspiegel . . . . . . . . . . . . . 103
5.4. Schaltungsentwurf für die stufenförmige Sinus-Funktion. . . . . . . . . . . . . . 106
6. Analyse der stückweise linearen und stufenförmigen Sinus-Funktion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
6.1.
6.2.
6.3.
6.4.
Messaufbau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Messergebnisse für den stückweise linearen Sinus . . . . . . . . . . . . . . . . . 111
Messergebnisse für den stufenförmigen Sinus . . . . . . . . . . . . . . . . . . . . . 117
Vergleich der Messergebnisse und Bewertung . . . . . . . . . . . . . . . . . . . . . 123
7. Zusammenfassung und Ausblick . . . . . . . . . . . . . . . . . . . . . . . . . 128
8. Literaturverzeichnis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
9. ASIC-Verzeichnis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
10. Lebenslauf . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
11. Danksagung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
12. Abkürzungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
13. Anmerkungen zur Dissertation . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
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Digital Kontrollierte Analoge Schaltungen
Kurzfassung
Übliche Mixed-Signal-Schaltungen beinhalten zwar digitale und analoge
Schaltungselemente, aber trotzdem bleiben die Schaltungen meist entweder in der digitalen oder der analogen Welt. Es überwiegt der digitale oder
der analoge Schaltungsteil oder es findet eine Trennung durch D/A- und
A/D-Umsetzer statt.
Diese Arbeit führt Digital Kontrollierte Analoge Schaltungen als Untergruppe von Mixed-Signal-Schaltungen ein. Bei Digital Kontrollierten Analogen Schaltungen kommt es zur Gleichstellung zwischen dem Analog-, und
Digitalteil. Der Digitalteil übernimmt die Aufgabe, in Kernbereiche des Analogteils einzugreifen und dort komplexe Abläufe zu steuern. Beide Teile
werden gemeinsam entworfen und sie funktionieren nur in enger Verbindung miteinander. Dazu ist es nötig, die Entwurfsmethoden der digitalen
und analogen Schaltungen zu kennen. Es wird eine Systematik in die Komponenten und Größen eingeführt, die im Analogteil geschaltet werden, also
von einem Digitalteil beeinflusst werden können. Es wird der Fehler durch
Ladungsinjektion und Taktdurchgriff bei verschiedenen Schaltertypen dargestellt. Die Anforderungen an einen Digitalteil zur Steuerung eines Analogteils werden bestimmt.
Die enge Verbindung zwischen Digital- und Analogteil bei Digital Kontrollierten Analogen Schaltungen erlaubt neue Schaltungstechniken. Mit dieser
Schaltungsart lassen sich Schaltungen zur automatischen Beseitigung von
prozessbedingten Einschränkungen im Analogteil oder Schaltungen mit
komplexen zu kontrollierenden Abläufen im Analogteil realisieren. Der Entwurf von Low-Voltage-Schaltungen ist leichter möglich, weil Funktionen
des Analogteils, der insbesondere für niedrige Versorgungsspannungen
schwieriger zu entwickeln ist, in den Digitalteil verlagert werden können.
Der Entwurf des Digitalteils ist für niedrige Spannungen weniger schwierig.
Die Implementierung einer Digital Kontrollierten Analogen Schaltung wird
erfolgreich anhand eines Chips in einer 0.8µm CMOS Technologie zur telemetrischen Messung des frequenzabhängigen Gewebewiderstandes von
transplantierten Nieren vorgestellt. Es werden eine Schaltung zur Erzeugung einer stückweise linearen Sinus-Funktion mit nur vier Ausgangstransistoren und eine Schaltung zur Erzeugung einer stufenförmigen SinusFunktion mit sechzehn Ausgangstransistoren entworfen, vermessen und
qualifiziert. Beide Schaltungen sind in Low-Voltage- (2V) und Low-PowerSchaltungen (62 µA bzw. 31 µA) einsetzbar, wie dies bei einer Telemetrie
nötig ist. Ihre Nichtlinearität (1.6%) ist ausreichend für die Gewebewiderstandsmessung.
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4
1 Einleitung
1.1 Motivation
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Digital Kontrollierte Analoge Schaltungen
1 Einleitung
1.1 Motivation
Zu Beginn dieser Arbeit bestand das Problem, eine Schaltung in einer 0.8 µm
CMOS-Technologie zu entwerfen, die zur Telemetrie (Fernmessung) des frequenzabhängigen elektrischen Gewebewiderstandes von transplantierten Nieren geeignet
ist. Diese Schaltung ist dazu gedacht, zum ersten Mal eine mögliche Korrelation
zwischen Gewebewiderstand und Abstoßungsreaktion durch Messung in vivo zu
belegen und damit ein neues diagnostisches Mittel zu erhalten, mit dem Patienten
fernüberwacht werden können. Insbesondere muss dazu eine Schaltungen entworfen werden, die einen sinusförmigen Strom zur Einprägung in das Gewebe erzeugt.
Über die Phasenlage und die Amplitude der abfallenden Spannung am Gewebe
kann der komplexe Widerstand ermittelt werden.
Technisches Problem
Aufgrund der Verwendung einer Batterie als Energiequelle bei der Telemetrie sind
hohe Anforderungen an den Stromverbrauch (<2 µ A StandBy Strom, <200 µ A
Stromverbrauch bei Messung) und an die Funktionalität bei niedriger Versorgungsspannung zu stellen. Ein großer Stromwirkungsgrad muss erzielt werden, d. h. der
Ausgangsstrom zur Stimulation muss der Hauptverbraucher der Schaltung sein,
und die dazu notwendigen internen Schaltungskomponenten dürfen nur wenig
Strom verbrauchen. Aufgrund der langen Lebensdauer und der damit kontinuierlich
sinkenden Betriebsspannung der Batterie muss die Schaltung bei einer Versorgungsspannung von 2 V bis 3 V funktionieren.
Für die Telemetrie muss ein großer Messbereich erzielt werden. Es sollte ein großer Frequenzbereich von 100 Hz bis 1 MHz abgedeckt werden. Der Gewebewiderstand soll von 10 Ω bis 20 kΩ messbar sein. Offset-Kalibrierung im Messverstärker
muss aufgrund der kleinen Signale vorgenommen werden können.
Um möglichst wenige Daten für eine Messung übertragen zu müssen und damit
Energie zu sparen, soll die Telemetrie-Schaltung nach einer Initialisierung die Messung alleine durchführen und das Messergebnis zurückliefern. Dazu muss sie vollständig und selbstständig die Steuerung der Messung übernehmen.
Nach Analyse der technischen Probleme ergibt sich, dass der Analogteil möglichst einfach zu halten ist, weil dieser in seiner Funktion stärker von der Versorgungsspannung abhängt als der Digitalteil. Der Digitalteil arbeitet hingegen bei
nicht zu hoher Taktfrequenz ohne Schwierigkeiten bis 2.0 V und kann daher komplexer sein. Für die Erzeugung der sinusförmigen Stimuli-Signale soll der Analogteil
aus möglichst versorgungspannungsunabhängigen Komponenten aufgebaut sein
und von einem Digitalteil angesteuert werden. Das erste Ziel ist es, die Sinus-Funktion mit nur vier analogen Ausgangstransistoren und einer digitalen Ansteuerung
der Transistoren zu erzeugen. Der große Messbereich macht digitale Umschaltmöglichkeiten im Analogteil nötig. Des weiteren ist es nötig, den Gesamtablauf der
Messung und die Aufnahme der Kommunikation über Sender und Empfänger der
Telemetrieeinheit durch ein digitales Steuerwerk zu kontrollieren.
Bei Analyse der Lösung der obigen Probleme und der Schaltungsrealisation dieser Anwendung [A-11] 1 und der Analyse verschiedener entworfener Schaltungen
[A-7][A-8][A-15] stellt sich eine Gemeinsamkeit heraus: Es wurden jeweils (einfache) analoge Schaltungen realisiert, die sehr stark von digitalen Schaltungen kontrolliert werden. Der Digitalteil greift in Kernbereiche der Schaltungen ein. Diese
Schaltungen wurden bisher noch nicht oder nur rudimentär so entworfen. Es handelt sich um eine neue Untergruppe von Mixed-Signal-Schaltungen: Digital Kontrol1
für Zitate wie [A-xx] siehe im ASIC-Verzeichnis auf Seite 139
Lösung
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Digital Kontrollierte Analoge Schaltungen
1 Einleitung
1.1 Motivation
lierte Analoge Schaltungen. Die Untergruppe wird untersucht und Möglichkeiten zu
ihrem Einsatz werden aufgezeigt. Dass diese Untergruppe bisher nicht oder nur im
Ansatz so entworfen wurde, hat insbesondere folgende Ursachen:
Zwei Welten
Die Welt der Mikroelektronik ist gespalten in zwei Welten: in die digitale Welt und
in die analoge Welt. Beide Welten erreichen unabhängig voneinander Erfolge in
immer höherer Integration von Funktionen. In Unternehmen der Mikroelektronik
werden die Digital-Designer und die Analog-Designer in getrennten Abteilungen
organisiert. Institute für Mikroelektronik an Universitäten sind meist auf entweder
analoge oder digitale Schaltungen spezialisiert. Semi-Custom-Digital-Schaltungen
werden mit ganz anderen Methoden entworfen als Full-Custom-Analog-Schaltungen. Im Digitalen beschreibt man die Schaltung mit Hardware-Beschreibungssprachen und erzeugt daraus mittels Logiksynthese die Schaltungen mit Hundertausend en v on Tr a n s i s t o r e n. M an „ f ü r ch t e t“ s i c h v or d e m e i nz e ln e n Tr a n s i s to r. I m
Analogen erzeugt man Schaltungen durch Schaltplaneingabe. Hunderttausende
von Transistoren „zu beherrschen“, scheint unmöglich. Abstrakte Beschreibungsformen werden nur nebenbei verwendet. Da der Satz „The world is going digital“ sich
bewahrheitet hat, fühlen sich Analog-Designer oft im Rechtfertigungszwang: „Wieso
denn immer noch analog?“ Im Digitalen wird mit Verzögerungszeiten simuliert, während im analogen Bereich Arbeitspunkte, Spannungen und Ströme optimiert werden.
Erfordert ein Chip-Design die Verwendung eines analogen Blocks im digitalen Teil
oder eines digitalen Blocks im analogen Teil, handelt es sich also um eine MixedSignal-Schaltung, so wird dieser andere Block jeweils als Fremdkörper angesehen, als Black-Box, als etwas nicht „Verstehbares“. Dies liegt schon daran, dass
man jeweils nicht die Programme kennt, mit denen man die Black-Boxen simulieren
könnte. Das „Nicht-Verständnis“ ist verheerend, aber es ist nicht so verheerend,
wie die Erwartungen, die die Designer an die jeweilige Black-Box haben. Designer
denken oft, dass die Black-Box selbstverständlich Signale mit bestimmten den
Designern genehmen Eigenschalten liefert oder dass die Black-Box die Signale, die
an sie angelegt werden, natürlich verarbeiten kann. Nichtverständnis und falsche
Erwartungen führen zu fehlerhaften Chip-Designs und nicht funktionierenden Schaltungen.
In Abb. 1.1 ist die Aufteilung in die beiden Welten dargestellt. Bei der bisherigen
Denkweise erfolgt die Kommunikation zwischen Analogteil und Digitalteil entweder
klar getrennt über synchrone Schnittstellen von Analog-Digital-Umsetzern und Digi-
5
1 Einleitung
1.2 Stand der Technik
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Digital Kontrollierte Analoge Schaltungen
tal-Analog-Umsetzern oder der Digitalteil ist so klein, dass er im Analogteil mit entworfen wird und es daher eigentlich nur einen Analogteil gibt.
Digitale
Welt
klassischer
Digitalteil
Digitale Denkweise
Blackbox-Analogteil
hohe Anfordergungen an Analogteil
der Transistor etwas "magisches"
Analoge Schaltungen seien wie synchrone Logik
ADC DAC
Stand der Technik
klassischer
Analogteil
Analoge
Welt
Analoge Denkweise:
Blackbox-Digitalteil
Probleme mit Prozess-Parameterschwankung
Schematic Entry Denken
Erweiterung
Digitale
Welt
klassischer
Digitalteil
ADC DAC
6
trimm- und
steuerbarer
Analogteil
Analoge
Welt
Spezieller
Digitalteil
Abb. 1.1:
Trennlinie und Aufhebung der Trennlinie zwischen Digitalteil und
Analogteil
1.2 Stand der Technik
Betrachtet man Veröffentlichungen der letzten zehn Jahre über Realisierungen
von Mixed-Signal-Schaltungen [1-1] bis [1-27], so fällt auf, dass diese Mixed-Signal
Schaltungen tatsächlich digitale und analoge Funktionen enthalten, jedoch die Entwicklung dieser Schaltungen nur mit Werkzeugen des jeweils einen Schaltungstyps
durchgeführt werden. Das bedeutet, entweder überwiegt vollkommen der analoge
oder vollkommen der digitale Schaltungsteil, oder der Analogteil und Digitalteil sind
über A/D- oder D/A-Umsetzer (synchron) voneinander getrennt. In den Veröffentlichungen [1-28] bis [1-37] sind werden verschiedene Schaltungen zur Erzeugung
von Sinus-Signalen vorgestellt. Ihnen allen gemeinsam ist, daß sie relativ aufwendig aufgebaut sind, dafür aber auch teilweise sehr geringe Nichtlinearitäten erzeugen. Sie verbrauchen viel Energie und brauchen relative hohe Versorgungspannungen, können dafür bei sehr hohen Frequnzen erzeugen.
Treiberschaltungen für Festplattenleseköpfe und Decision-Feedback-Equalizer
(DFE) [1-13][1-16][1-19][1-21] bezeichnen sich als Mixed-Signal-Schaltung. In [113] ist der Digitalteil vom Analogteil über synchrone DACs und ADCs getrennt,
wobei die Funktion des Analogteils schon eng mit dem Digitalteil verknüpft ist. Der
Equalizer aber kann über Register in seinen Frequenzeigenschaften verändert werden. Auch in [1-16] ist der Digitalteil vom Analogteil getrennt. [1-19][1-21] stellen
ein Mixed-Signal DFE dar, wobei der Hauptteil der digitalen Logik wie die digitale
Update-Logik und der Kontroller chipextern realisiert werden. Die geringe digitale
Logik auf dem Chip kann mit dem Analogteil zusammen simuliert und analysiert
werden.
Festplattenleseköpfe
Die Switched-Current-Schaltungen (SI) [1-1][1-5][1-6][1-17][1-26] und SwitchedCapacitor-Schaltungen (SC) [1-9][1-23] nennen sich Mixed-Signal-Schaltung, weil
SI- und SC-Schaltungen
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Digital Kontrollierte Analoge Schaltungen
1 Einleitung
1.2 Stand der Technik
sie digitale Taktsignale haben. Die Erzeugung der digitalen Taktsignale ist zum
einen nicht sehr komplex, zum anderen ist die Entwicklung der Taktgeneratoren in
der analogen Welt möglich. Switched-Current-Signalverzögerer werden in [1-26]
verwendet, um Ultraschallsignale aus verschiedenen linear nebeneinander angeordneten Ultraschallsensoren so zu verzögern und dann zu addieren, dass die Sensoren einen gemeinsamen Fokus-Punkt besitzen. Zwei einfache Schieberegister
pro Ultraschallsensor steuern den Ablauf jeweils der Speicherung der Signale und
der verzögerten Wiedergabe. 72 Verzögerungsstromspeicherelemente pro Ultraschallsensor sind realisiert. Dieser Entwurf kommt der Idee von Digital Kontrollierten Analogen Schaltungen am nächsten von allen SI- und SC-Schaltungen.
Sensorschaltungen
Es gibt verschiedene Mixed-Signal-Schaltungen für die Ansteuerung von Sensoren oder integrierten Sensoren [1-4][1-10][1-11][1-15][1-18]. In [1-4] werden Daten
eines beliebigen Sensors mit Spannungsausgang mit einem Σ∆-Umsetzer in einen
1 Bit breiten Datenstrom gewandelt, anschließend mit einem Transversal-Filter in
Datenwörter gewandelt. Durch eine folgende ROM-Tabelle werden Nichtlinearitäten des Sensors herausgerechnet. Anschließend erfolgt eine Dezimierung und Filt er u ng . E s g ib t ei n e k la r e Tr e nn u ng z w i s c he n An a lo g- u n d D i gi t al t ei l , k ei n e
Rückwirkung vom Digital- auf den Analogteil. [1-10] stellt einen Mixed-Signal-Chip
mit integriertem Photo-Sensor vor. Es können chipspezifische Kalibrierungsdaten in
einem EEPROM gespeichert werden. Über ein digitales Interface können die Messwerte und Kalibrierungsdaten ausgelesen werden. Die Berechnung der Kalibrierung
erfolgt dann extern durch einen Mikroprozessor. Eine kleine Digitaleinheit steuert
die Multiplexer zum Auslesen der Signale der Photo-Sensoren und den A/D-Umsetzer an. Ein Radio-Frequenz-Identifikation-Schaltkreis (RFID) [1-11] wird mittels
Induktion in einen LC-Schwingkreis mit Energie versorgt. Ein Identifikations-Datenwort kann dadurch zurückübertragen werden, dass der LC-Schwingkreis durch
dazuschaltbare Kapazitäten verstimmt, also eine Frequenz-Modulation durchgeführt wird (FSK). Das Datenwort wird aus einem EEPROM ausgelesen. Der Digitalteil ist sehr einfach und besteht aus nur einem Schieberegister. Geschaltet werden
zwei Trimmkapazitäten und eine Schwingkreiskapazität. Ein Temperatursensor mit
digitalem Ausgang wird in [1-15] beschrieben, der eine Temperatur zwischen -40°C
und 120°C mit einer Genauigkeit von 1°C bei einer chip-extern durchgeführten Kalibrierung messen kann. Digitalteil und Analogteil sind deutlich voneinander getrennt
den Σ∆-Umsetzer getrennt. Eine Ansteuereinheit für einen Ultraschallempfänger
und -sender zur Hindernisdetektierung wird in [1-18] vorgestellt. Es kann detektiert
werden, ob sich ein Hindernis zwischen die Sensor- und die Empfängermembrane
schiebt. Die Resonanzfrequenz der chip-externen Membrane kann durch Temperaturveränderung mittels einer Heizspule verändert werden, so dass sich die Empfindlichkeit des Systems erhöht. Ebenso erfolgt die Erregung zum Senden über die
Membrane auf thermischem Wege. Auf dem Ansteuer-Chip selbst findet eine klare
Trennung zwischen Digitalteil und Analogteil über Komparatoren und einen D/AUmsetzer statt.
Pipeline-A/DUmsetzer
Pipeline-A/D-Umsetzer [1-2][1-8][1-22] benötigen eine digitale Steuerung, um die
m-fach hintereinandergeschalteten N-Bit-Umsetzerstufen mit Restberechnung
anzusteuern. Insgesamt entsteht daraus ein m ⋅ N-Bit-Umsetzer. In [1-2] wird eine
einzelne 3-Bit-Umsetzerstufe vorgestellt, die auf dem Prinzip geschalteter Kapazit äte n ba sie rt (S w it ched Ca pac it or ). Au ßer de m kan n ein Ka pazi tä tst r imm mit
1 pF ± 6 fF zur Korrektur eines Verstärkungsfehlers durchgeführt werden. Eine digitale Kontrollschaltung wird nicht realisiert. [1-8] beschreibt einen 12-Bit-A/D-Umsetzer, realisiert mit dem 1.5-Bit/Stufe-Algorithmus von, wo nur Kapazitäts-Mismatch
eine Rolle spielt. Die vorgestellte Kalibrierung wird ausschließlich auf der Digitalseite vorgenommen. Der vorgestellte Chip enthält keine wesentliche digitale Steuerlogik, die in den Analogteil eingreift. [1-22] stellt einen 10-Bit-Pipeline-ADC mit
1.5-Bit/Stufe-Architektur in einer Switched-Capacitor-Implementierung vor. Der
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8
1 Einleitung
1.2 Stand der Technik
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Digital Kontrollierte Analoge Schaltungen
Digitalteil beschränkt sich auf die Takterzeugung und die Zusammenstellung des
10-Bit-Datenwortes aus den einzelnen Stufen.
Bei der Offset-Kompensation für Operationsverstärker in [1-7] werden die Arbeitstransistoren einer Differenzstufe durch im Triodenbereich arbeitende MOS-Transistoren source-degeneriert. Die Gate-Spannung einer der Arbeitstransistoren kann
digital justiert werden, so dass der Offset sich verändert. Durch Hin- und Herschalten zwischen zwei Operationsverstärkern (Ping-Pong) kann ein Operationsverstärker arbeiten, während der andere kalibriert wird. Man kann hier erste Ansätze
Digital Kontrollierter Analoger Schaltungen erkennen. Allerdings ist der Digitalteil
noch sehr klein, und es erfolgt eine klare Trennung über D/A-Umsetzer.
Offset-Kompensation
Ein analoger Signalgenerator als Mixed-Signal-Schaltung wird in [1-20] zum
Zwecke einer analogen Selbst-Test-Möglichkeit vorgestellt. Ein 1-Bit-PseudoZufalls-Datenstrom, erzeugt durch ein linear rückgekoppeltes Schieberegister, wird
über ein analoges Tiefpassfilter geschickt. Das tiefpassgefilterte Signal kann in
einen analogen Schaltkreis eingespeist werden. Das Schieberegister kann bei
geeigneter Initialisierung und geeigneter Rückkopplung dafür verwendet werden,
Sinus-Test-Signale zu erzeugen. Allerdings werden dafür Bit-Stromlängen von einigen 1000 Bits verwendet. Dies benötigt einen 10-Bit-Counter und ein RAM (128x8).
Es ist eine interessante Idee für Signalerzeugung. Man kann hier aber nicht von
einem Eingriff in einen Analogteil sprechen. Der Digitalteil wurde mit VHDL entworfen.
Signalgenerator
Das GSM-Sende-Empfangssystem in [1-23] ist eine sehr große Mixed-SignalSchaltung. Ein DSP bewerkstelligt die Umsetzung des Sprachsignals über ein
Sprach-Codec ins Sendeband über ein Basisband-Interface. Dabei interagiert der
DSP über A/D- und D/A-Umsetzer mit der analogen Welt. Es gibt SC-Filter und SCUmsetzer. Ein Eingriff in die Analogteile wird nicht beschrieben. Eine klare Trennung findet über D/A- und A/D-Umsetzer statt.
GSM-Sende-Empfangssystem
In der Mixed-Signal-Schaltung in [1-25] wird ein Verstärker mit digital programmierbarer Verstärkung vorgestellt. Die Verstärkung verhält sich linear in Dezibel.
Durch Stromumschalter-Netzwerke, die etwa R2R-Netzwerken entsprechen, kann
ein Digitalteil wirksam werden. Realisiert wurde die Schaltung ohne Digitalteil und
die Kontrolle erfolgt über digitale Eingangspads.
Programmierbarer Verstärker
Schaltungen für Anwendungen in der Medizin werden in [1-12][1-14][1-24] präsentiert. [1-12] beschreibt eine Mixed-Signal-Schaltung zur Erkennung von Kammerflimmern mittels analoger neuronaler Netze. Die Wichtungen der Synapsen
werden in digitalen Registern gespeichert. Darauf beschränkt sich auch schon die
Aufgabe des Digitalteils. Bei der programmierbaren Schaltung als Hörhilfe [1-14]
wird über eine Registerbank die Verstärkung (4 Bit), die Filterauswahl (15 Bit) und
der Ausgangsverstärker (3 Bit) eingestellt. Die Register werden für einen Patienten
ausgewählt und eingestellt. Die Übertragung der Parameter erfolgt akustisch mittels Doppelton-Multifrequenz-Verfahrens. Hier spielt der Digitalteil eine untergeordnete Rolle, was die Funktion der analogen Schaltung betrifft. Diese funktioniert
selbstständig. Ein integriertes audiometrisches System wird in [1-24] gezeigt. Es
können akustische Testsignale erzeugt werden, wie reiner Sinus, Schmalband- oder
Breitbandrauschen. Zwischen Analog- und Digitalteil ist eine Trennung durch D/AUmsetzer vorgenommen. Die analogen Filter arbeiten auf einer festen Frequenz,
was durch die übliche Bandbreite akustischer Signale zwischen 100 Hz und 15 kHz
möglich ist.
Medizinmikroelektronik
Zwei Filter-Schaltungen zur Signalverarbeitung werden in [1-3][1-27] vorgestellt.
[1-3] beschreibt ein HF-Filter mit programmierbarer Transferfunktion. Der Bezeichnung „programmierbar“ ist ein wenig hochgegriffen. Durch eine analoge Steuerspannung kann das Übertragungsverhalten beeinflusst werden, und zwar ohne
Digitalteil. In [1-27] wird eine Quadratur-Amplituden-Demodulation für das Farbsignal (Chrominanz) von Fernsehsignalen mittels einer digitalen PLL durchgeführt.
Die orthogonalen Funktionen Sinus und Cosinus für die Demodulation werden aus
Filterschaltungen
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Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
1 Einleitung
1.3 Erweiterung gegenüber dem Stand der Technik
Look-Up-ROM-Tabellen gewonnen und auf multiplizierende D/A-Umsetzer gegeben.
Es gibt hier eine klare Trennlinie zwischen Digital- und Analogteil über Umsetzer.
Dieser Entwurf kommt der Idee von Digital Kontrollierten Analogen Schaltungen
besonders nahe.
Sinus-Generatoren
Ein wichtiger Aspekt dieser Arbeit ist der Entwurf von Sinus-Generatoren mit großem Frequenzbereich. In [1-28] bis [1-37] sind Schaltungen zur Erzeugung von
Sinus-Signalen zu finden.
Analoge Schaltungen für Sinus- und Funktions-Generatoren sind in [1-28], [1-29]
zu finden. Hier werden aus einer dreiecksförmigen Spannung mit Hilfe der nichtlinear en quad ratischen Char akterist ik der MOS-Transistor en u nd verschied en
gewichteter D ifferenzstufen eine Sinus-Funktion bzw. allgemeine Funktionen
erzeugt. Digitale Schaltungselemente gibt es nicht. Die Aussteuerung der Differenzstufen muß einen genauen Betrag aufweisen. Ist die Aussteuerung zu niedrig,
bleibt der Ausgang wie der Eingang dreiecksförmig. Ist die Aussteuerung zu hoch,
kommt es zu Begrenzungserscheinungen der Sinus-Funktion am Ausgang. Eine
Schaltung, die eine genaue Grenze für die Aussteuerung liefert, gibt es nicht. Eine
weitere rein analoge Schaltung in [1-31] arbeitet mit Transconductance-Verstärkern (OTA). OTAs mit verschiedenen Referenz-Spannungen schicken ihre Ströme
über Dioden und es entstehen stückweise lineare Funktionen. Notwendig ist hier
Dioden mit niedriger Durchlassspannung zu verwenden. Es können ersteinmal nur
stückweise lineare Funktionen realisiert werden, bei denen die Steigungen der
linearen Stücke ganzzahlige Vielfache voneinander sein müssen. Referenzspannungen müssen erzeugt werden, so dass die OTAs nicht ihren linearen Bereich verlassen. Der erlaubte Aussteuerbereich hängt vom stark vom Prozess ab.
In [1-30] wird ein voll bidirektionaler Ton-Sender und -Empfänger in SC Technik
vorgestellt. Frequenz (1-10 kHz) und Q-Faktor (10-230) sind über einen großen
Bereich einstellbar. Der Stromverbrauch beträgt 3 mA.
In bestimmten Mixed-Signal-Schaltungen zur Sinus-Signal-Erzeugung werden die
Funktionswerte der Sinus-Funktion in ROM-Tabellen abgelegt und über einen Kontroller auf einen D/A-Umsetzer gegeben Dies ist der Fall für [1-20][1-24][1-32]. Der
Aufwand für diese Schaltungen ist sehr hoch, insbesondere die ROM-Tabellen müssen erzeugt werden und ein nicht auf Sinus-Signale optimierter D/A-Umsetzer wird
benötigt. Auch ein digitaler Chirp-Synthesizer mit I- und Q-Signalerzeugung [1-34]
ist sehr aufwendig und arbeitet mit ROM-Tabellen und D/A-Umsetzern.
Der Frequenzsynthesizer mit speziell optimierten Lock-Up-Tabellen [1-33], der
sehr saubere Sinus-Funktionen (Nichtlinearität<-80dB) erzeugt, ist sehr komplex.
Die Schaltung besteht aus 35000 Transistoren. Um ROM-Tabellen zur Erzeugung
der Digitalwerte einzusparen wurden in [1-35] rückgekoppelte Schieberegister verwendet. Der Frequenzsynthesizer in [1-36] benutzt für die digitale Sinus-SignalErzeugung Phasenakkumulation und er benötigt einen D/A-Umsetzer.
In [1-37] wird die Sinus-Funktion über einen nichtlinearen D/A-Umsetzer realisiert, in dem die Sinus-Funktion über die Wichtung von Widerständen kodiert wird.
Dies ist mit dem Entwurf dieser Arbeit vergleichbar, weil hier eine Sinus-Funktion in
der Größe der Bauelemente kodiert ist. Dies spart Energie und Aufwand. Die Technologie ist hier 0.5 µm und der Flächenbedarf beträgt 1.6 mm 2 . Der Energieaufwand ist 4 mW @ 3.3V bei einer Ausgangsfrequenz von 30 kHz.
1.3 Erweiterung gegenüber dem Stand der Technik
Digital Kontrollierte Analoge
Schaltung
In dieser Arbeit soll die klare Trennungslinie zwischen Analogteil und Digitalteil
aufgehoben werden (vgl. Abb. 1.1). Beherrscht man beide Entwurfsverfahren, die
der digitalen Welt und die der analogen Welt, so besteht die Möglichkeit ganz neue
Schaltungstechniken zu verwenden. Der Analogteil unterliegt Einschränkungen
9
10
1 Einleitung
1.4 Implementierung anhand eines Chips
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Digital Kontrollierte Analoge Schaltungen
durch Prozess-Parameter-Schwankungen. Es ergeben sich insbesondere OffsetSpannungen in Differenzstufen, Bandbreitenschwankungen in Filtern, Temperaturabhängigkeiten, Stabilitätsschwierigkeiten, Nichtlinearitäten. Diese Einschränkungen ergeben geringere Yield-Ausbeuten. Die Einschränkungen versucht man im
analogen Schaltungsteil bisher durch Rückkopplungen auszugleichen. Der Digitalteil ist langzeitstabil, viel geringer abhängig von Prozess-Parameter-Schwankungen, kann aber nicht direkt mit der analogen Umwelt kommunizieren.
Zum einen sollte versucht werden, die Vorteile beider Schaltungen zu kombinieren, um die Schwächen des Analogteils zum Zwecke der Yield-Erhöhung auszugleichen. Zum anderen ist zu überprüfen, ob eine enge Verbindung von Digitalteil und
Analogteil neue Schaltungsarten möglich macht.
Vorstellbar ist, dass jedem Analogteil ein spezieller Digitalteil zugeordnet werden kann. Es sind Digitalteile, die direkt in Analogteile eingreifen und dort komplizierte Abläufe steuern. Trimmungen können automatisch vorgenommen werden,
Prozessschwankungen im Analogteil können im Digitalteil erkannt und wegkalibriert, Testfunktionen können durchgeführt und Mismatch kann ausgeglichen werd en. Techno logie -P rob leme, die an aloge S c halt ungen ei nschrä nken, k ön nen
behoben werden. Die Analogteile lassen sich in ihren Eigenschaften verbessern.
Signifikante Yield-Verbesserungen sind möglich. Störungen über das Substrat, die
nach Demodulation über Nichtlinearitäten große Offset-Spannungen bei Mischern
in HF-Empfangsstrecken erzeugen, können über den Digitalteil weggeregelt werden. Automatisches Trimmen von Bandgap-Spannungen kann höhere Genauigkeiten erzielen. Analoge Schaltungen mit einer komplizierten Steuerung können
entworfen werden.
Der Digitalteil wird prinzipiell nach den Richtlinien des Entwurfs digitaler Steuerwerke entworfen. Allerdings wird der digitale Datenpfad wird durch den analogen
Datenpfad ersetzt und das bedingt besondere Anforderungen an das digitale Steuerwerk.
„Eine Schaltung soll Digital Kontrollierte Analoge Schaltung genannt werden,
wenn eine analoge Schaltung von einer eigens für sie entworfenen ausreichend
komplexen digitalen Schaltung kontrolliert wird. Die Digitalteil greift in die Kernbereiche des Analogteils ein. Nur beide Teile zusammen erfüllen die gewünschte
Funktion.“
Begriffsdefinition
Digital Kontrollierte Analoge Schaltungen sind eine Untergruppe von MixedSignal-Schaltungen.
Des weiteren sollen in dieser Arbeit zwei Sinus-Generatoren vorgestellt werden,
die den Erfordernissen eines Telemetrie-Chips genügen. Die Leistungsaufnahme
muß äußert klein sein, da eine Energieversorgung 10 Jahre mit einer Batterie
(800mAh) ausreichen muß. Die analoge Teilschaltung muß sehr einfach gehalten
werden, um die Funktion bis 2V zu gewährleisten und Strom zu sparen. Die Kodierung der Sinus-Funktion erfolgt in Transistorweiten von Stromspiegeln. Die SinusTransistor-Kodierung läßt über die Widerstandskodierung aus [1-37] hinaus weitere Vereinfachungen der Schaltung zu, insbesondere weil die direkte digitale
Ansteuerung der Transistoren die Schaltung vereinfacht.
1.4 Implementierung anhand eines Chips
Anhand eines implantierbaren Chips zur telemetrischen Messung des frequenzabhängigen elektrischen Gewebe-Widerstandes von transplantierten Nieren wird
die Einsatzfähigkeit von Digital Kontrollierten Analogen Schaltungen untersucht [510][5-11][A-11]. Die Lebensdauer einer transplantierten Niere ist z. Z. maximal 10
Jahre. Es wird dargestellt, wie sich mittels der Schaltungstechnik von Digital Kontrollierten Analogen Schaltungen Sinusgeneratoren mit geringem Energiever-
Sinus-Generator
1 Einleitung
1.4 Implementierung anhand eines Chips
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Digital Kontrollierte Analoge Schaltungen
b r a u c h u n d n i e d r i g e r S p a n n u n g s v e r s o r g u n g ( L o w - P o w e r - L o w - Vo l t a g e ) f ü r
batteriebetriebene implantierbare Systeme entwickeln lassen. Ebenso denkbar ist
der Einsatz des Chips zur Untersuchung von Knochenheilungsprozessen.
Während der Reaktion des Körpers zur Abstoßung einer transplantierten Niere
bzw. des Knochenheilungsprozesses verändert sich das Gewebe durch Zellwachstum, Zellaustausch oder Zelltod. Damit ändern sich auch die elektrischen Eigenschaften des Gewebes. Ließe sich eine Korrelation herstellen zwischen Gewebewide rst and un d Ab stoß ung sre akti on bzw. H eil ungs pro zess, so w är e ei ne neu e
diagnostische Methode denkbar. Mit diesem Chip können zum ersten Mal Organimpedanzen in vivo in Langzeituntersuchungen gemessen werden, d. h. Langzeitmessungen am lebenden Gewerbe mit Telemetrie (Fernmessung).
Der Chip zur telemetrischen Messung wurde im Rahmen dieser Arbeit entwickelt,
entworfen und vermessen. In Abb. 1.2 ist das Block-Diagramm des TelemetrieChips dargestellt.
Chip
Digital
Watchdog - Timer
6 Clock
Switches
Register-Block
Transmitter
Interpreter
Receiver
TXENB
Frontend
RF-Transmitter
402MHz FM
TXDAT
Analog Control
Analog
RXENB
Zener Diode - ROM
Current Controlled
Triangle generator
Reference
(Current, Bandgap)
ADC 8 Bit
Piecewise Linear
Sine Generator
(analog+digital)
Stepwise
Sine Generator
(analog+digital)
Electrode-MUX
Low Pass, Mixer
Multifunctional
Sample & Hold
Frontend
LF-Receiver
132kHz
100% AM
RXDAT
ADRDAT
External CPU
MP68HC05
optional
VDD
Electrodes
VSS
Battery
2.2V-3V
max. 200µA
RREF
E0
Abb. 1.2:
E1
E2
E3
Crystal
32kHz
VSS
Nieren-Impedanz-Telemetrie-Chip
Schematisch ist der Chip in einen Digitalteil und einen Analogteil gegliedert,
wobei der Digitalteil ein spezielles digitales Modul enthält, welches eigens für den
Analogteil entworfen wurde „Analog-Kontroll“.
Der Digitalteil übernimmt die Steuerung des Chips, die Kommunikation mit der
Außenwelt („Transmitter“, „Receiver“), die Zeitkontrolle („Watchdog und Timer“), die
Speicherung von Status- und Kontrollinformation („Registerblock“), die Interpretation externer Befehle und deren Ausführung („Interpreter“) und die Energieeinspar ung mit Hi lfe vo n Takts chalt er n („ C l ock S wi tch“ ) . Zus ätzl ich kon tr olli er t der
Digitalteil durch das Steuerwerk „Analog Control“ die Funktion des Analogteils, des
analogen Datenpfades.
Der Analogteil enthält zahlreiche Funktionen: ein Zener-Dioden-Array zum Speichern des Chip-Identifikations-Codes, eine Spannungsreferenz, einen 8-Bit-A/D-
11
12
1 Einleitung
1.5 Kapitelübersicht
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Digital Kontrollierte Analoge Schaltungen
Umsetzer, einen Elektroden-Multiplexer, einen stromkontrollierten Dreiecksgenerator, eine multifunktionale Sample&Hold-Stufe, einen Generator stückweise linearer
Sinus-Funktionen und einen Generator stufenförmiger Sinus-Funktionen.
Die multifunktionale Sample&Hold-Stufe und die beiden geschalteten Sinus-Funktionsgeneratoren für Low-Power- und Low-Voltage-Anwendung werden als Prototypen Digital Kontrollierter Analoger Schaltungen vorgestellt, verglichen und in ihren
Eigenschalten analysiert.
Externe Komponenten sind ein RF-Transmitter zum Senden der Messergebnisse,
ein LF-Receiver zum Empfangen der Messaufträge, evtl. eine CPU, die später mit
integriert werden kann, eine Batterie, vier Mess-Elektroden zum Vierspitzen-Messen des Organ-Widerstandes, ein 32-kHz-Quarz und ein Referenzwiderstand.
Durch die Digital Kontrollierte Analoge Schaltung können Widerstände im Bereich
von 10 Ω bis 20 kΩ im Frequenzbereich von 100 Hz bis 1 MHz gemessen werden.
Durch die Sinusgeneratoren sind keine Ausgangsfilter nötig, die höheren harmonischen Frequenzen wegfiltern. Analoge Ausgangsfilter für diesen Frequenzbereich
sind nur schwer zu realisieren. Der in lebendes Gewebe maximal injizierbare Strom
ist durch Normen gesetzlich auf nicht mehr als 25 µA festgelegt [5-13]. Dies ist
durch die Ausgangsstufen der Sinusgeneratoren gewährleistet.
Die Vielzahl von Funktionen im Analogteil kann nur durch ein komplexes digitales
Steuerwerk realisiert werden und macht eine Digital Kontrollierte Analoge Schaltung notwendig:
1. Power Down;
2. Abwarten einer Inititial-Zeit und andere Wartezeiten;
3. Offset-Kompensation;
4. Real- und Imaginärteil-Messung;
5. Messung des Batterieladungszustandes;
6. Kontrolle der Verstärkung;
7. einfache oder zweifache Messung;
8. Frequenzmessung;
9. kontinuierliche Messung für Offset-Bestimmung im Testmodus;
10. Register-Mess-Bit-Rücksetzung im Digitalteil für einzelne Messung.
1.5 Kapitelübersicht
Am linken Rand der Seiten gibt es des öfteren Stichwörter. Die Stichwörter dienen
der leichteren Orientation. Das Stichwort „Verwendung beim Entwurf in Kapitel 5“
dient dazu anzuzeigen, wofür entsprechende Abschnitte beim Schaltungsentwurf
verwendet werden.
In Kapitel 2 wird dargelegt, welche Komponenten und Größen in Analogschaltungen geschaltet werden, wo also überall ein Digitalteil E influss nehmen kann.
Ströme, Spannungen, Widerstände, Kapazitäten und Operationsverstärker werden mit Hilfe von analogen Schaltern geschaltet.
In Kapitel 3 wird die Schnittstelle zwischen Analog- und Digitalteil untersucht.
Hier wird auf die Arbeitsmethoden von Digital-Designer und Analog-Designer eingegangen, die für die jeweils anderen von Bedeutung sind.
Welche speziellen Anforderungen gibt es für den Digitalteil, damit er einen Analogteil kontrollieren kann?
Die analogen Schaltungen werden über Analog-Schalter beeinflusst. Es wird
geklärt, wie diese Schalter realisiert werden, welche Eigenschaften sie haben und
Realisierung Digital Kontrollierter
Analoger Schaltungen
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Digital Kontrollierte Analoge Schaltungen
1 Einleitung
1.5 Kapitelübersicht
welche Schalter für welchen Einsatz geeignet sind. Dabei werden verschiedene
Technologien miteinander verglichen: CMOS 0.8 µm, 0.6 µm, 0.35 µm, 0.25 µm und
0.12 µm. Genormte Vergleichskriterien müssen dazu erstellt werden. Wie entwirft
man statische Schalter, wie entwirft man dynamische Schalter? Es wird eine
Unterscheidung eingeführt zwischen Ladungsinjektion und Taktdurchgriff. Wie
kann ein Analog-Designer seine Schaltung für unerläßliche digitale System-Simulationen modellieren (VHDL-AMS)?
In K a pi t el 4 w er d en d ie S ig na l st ö ru n ge n au s d em D ig i ta l te i l i m A n al o gt e il
beschrieben. Insbesondere digitale CMOS-Schaltungen stören wegen ihrer Stromspitzen beim Schalten analoge Schaltungen. Die drei Kopplungsmechanismen
Signaleinkopplung, Einkopplung durch die Versorgungsspannung und Einkopplung
über das Substrat werden anhand der Literatur beschrieben. Der „blockende Inverter“ und der „dezentrale Taktschalter“ zur Energieeinsparung und damit zur Reduzierung des Störpotentials des Digitalteils werden vorgestellt.
In Kapitel 5 werden zwei Digital Kontrollierte Analoge Schaltungen anhand von
zwei Sinus-Signal-Generatoren des Telemetrie-Chips zur Messung der GewebeImpedanz entworfen. Es wird vorgestellt, wie Matching mit vielen Nachkommastellen zur Kodierung des Sinus-Signals realisiert werden kann. Welche üblichen Standardmethoden gibt es, um Verhältnisse mit vielen Nachkommastellen auf einem
Chip zu realisieren? Wie kann man die Werte einer Sinus-Funktion auf viele Stellen
nach dem Komma genau darstellen? Welche Abtastraten erreichen welche Nichtlinearität?
In Kapitel 6 werden die Messergebnisse der Schaltungen dargestellt und die
Schaltungen bewertet.
In Kapitel 7 wird eine Zusammenfassung der Ergebnisse gegeben. Eine Bewertung der Arbeit gegenüber dem Stand der Technik wird vorgenommen.
13
14
2 Geschaltete Größen
2.1 Geschaltete Ströme
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Digital Kontrollierte Analoge Schaltungen
2 Geschaltete Größen
In diesem Kapitel werden die Elemente (Komponenten oder Größen) vorgestellt,
die in analogen Schaltungen geschaltet werden können und bei denen eine digitale
Schaltung Einfluss nehmen kann.
Geschaltete Ströme, geschaltete Spannungen und geschaltete Kapazitäten werden als Grundkomponenten bei der Implementierung in Kapitel 5 verwendet.
Verwendung beim
Entwurf in Kapitel 5
Fünf Größen kristallisieren sich heraus, die in integrierten Schaltungen geschaltet
werden: Ströme, Spannungen, Kapazitäten, Widerstände und Operationsverstärker.
2.1 Geschaltete Ströme
In integrierten Schaltungen können Ström e sehr einfach geschaltet werden.
Ströme lassen sich außerdem leicht quer über den Chip schicken. Sie können
unterwegs nicht verschwinden. Sie lassen sich einfach an- und abschalten und sie
sind durc h Stromspiegel reproduzierbar. Mit Strömen lassen sich leichter Leistungsschalter realisieren. Ein Spannungsabfall für die Schalter trägt zwar zu
einem Spannungsabfall bei, verfälscht aber nicht das Signal.
In Abb. 2.1 sind die vier Möglichkeiten dargestellt, wie der Strom in einem Stromspiegel geschaltet werden kann. An den drei Anschlüssen eines MOS-Transistors
Drain, Source und Gate kann geschaltet werden. Mit einer Speicherkapazität C GM
am Gate lassen Switched-Current-Schaltungen realisieren (SI).
(1) Drain Switch
IR E F
(2) Source Switch
IO U T
IR E F
IO U T
swi
swi
(3) Gate Switch
IR E F
(4) Gate Switch with
Memory (SI)
IO U T
IR E F
swi
IO U T
swi
nswi
CGM
Abb. 2.1:
(1-4) Vier Möglichkeiten, in einer Stromspiegelschaltung den Strom zu
schalten: an Drain, an Source, an Gate und an Gate mit Speicherfunktion (SI)
Stromschalter
2 Geschaltete Größen
2.1 Geschaltete Ströme
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Digital Kontrollierte Analoge Schaltungen
Verwendung beim
Entwurf in Kapitel 5
Die Stromschalter sind Grundelemente bei der Implementierung der Schaltung in
Kapit el 5. Mit dem Drain- Schalter wer den die Str ö me des D reiecksgener ator
geschaltet (vgl. Abb. 2.1 (1) mit Abb. 5.16 auf Seite 100). Mit dem Source-Schalter
werden die Ausgangströme in den Sinusgeneratoren ein- und ausgeschaltet (vgl.
Abb. 2.1 (2) mit Abb. 5.8 auf Seite 86). Mit dem Gate-Schalter werden verschied en e B i as - S p an n un g en b e im S t r om s p i eg e l ge s c h al t e t ( v g l . A bb . 2 . 1 ( 3 ) m i t
Abb. 5.19 auf Seite 104).
Drain-Schalter
Der Schalter beim Drain (Abb. 2.1 (1), Drain Switch) ist der einfachste und geeignet für statische Schalter (vgl. Abschnitt 3.4.1), die ihren Zustand selten ändern,
z. B. bei Kalibierungen, die einmal durchgeführt werden.
Schalten an Drain durch das Signal ’swi’ produziert relativ viel Ladungsinjektion
und Taktdurchgriff direkt am Signal. Für Schaltungen mit niedriger Versorgungsspannung ist Schalten an Drain weniger gut geeignet, weil für hohe Ausgangsspannungen an Pin ’I OUT ’ der Schalter nicht richtig leitet. Es entsteht ein Lücke in der
Leitfähigkeit (Gap in Conduc tance), wodurch eine beträchtliche Spannung am
Schalter abfallen kann (vgl. Abb. 3.9 (b)). Die Weite und die Länge des Schalttransistors im Drain-Zweig unterliegen kaum Matching-Anforderungen. Wesentlich ist,
dass der Spannungsabfall am Schalter nicht die Größe der Signalamplitude beeinträchtigt.
Dieser Schalter wird eingesetzt im IC zur Überwachung des plötzlichen Kindstods
zur Kalibrierung einer Bandgapschaltung [2-4][A-7] (CMOS 0,8 µm). Das PrinzipSchaltbild ist in Abb. 2.2 dargestellt. Es handelt sich um einen Spannungs-StromUmsetzer (Transconductance). Der Ausgangsstrom ’I OUT ’ wird aus der Bandgapspannung und dem Widerstand ’R REF ’ erzeugt. Leitet man diesen Strom ’I OUT ’ über
einen Lastwiderstand R LOAD gleichen Typs und gleicher Bauform wie ’R REF ’, d. h.
gibt es Matching, dann fällt an diesem Lastwiderstand eine Spannung ab, die proportional zur Bandgapspannung und zum Verhältnis von Lastwiderstand zu Referenzwiderstand ist.
Low Voltage Cascoded Current Mirror
(very high output impetance)
VDDA
6/20
12/20
24/20
48/20
T2
T6
T9
100/20
10/5
100/5
T5
sp<3:0>
T7
10/5
I BIAS
VBG= 1 . 2 6 V
IC A L I B R A T I O N
IBLSB = 0 . 1 2 µ A
T8
T10
100/5
IB1 = 2 µ A
sn<3:0>
T11
100/5
M
IR E F = 2 0 µ A
+
OP
-
100/5
IO U T
T1
10/0.8
Transconductance
IBMSB = 0 . 9 6 µ A
6/20
12/20
24/20
48/20
T3
T4
100/20
100/20
R R E F = 6 3 kΩ
R LOAD
VSSA
Calibration is done by adding current at M
Abb. 2.2:
Kalibrierung einer Bandgapspannung mit einem Operationsverstärker
und gewichteten geschalteten Strömen
Der Operationsverstärker regelt über den Transistor T1 die Spannung über den
Widerstand R REF auf genau V BG . Zusätzlich wird am Knoten M ein Kalibrierungsstrom abgezogen oder dazugefügt, einstellbar in binären Stufen über die acht digi-
15
16
2 Geschaltete Größen
2.1 Geschaltete Ströme
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talen Signalleitungen ’sp<3:0>’ und ’sn<3:0>’ an den Drain-Schaltern. Die binären
Ströme werden über die Stromspiegeltransistoren T2, T3, T4, T5, und T6 (große
Längen L=20 µm) aus dem Referenzstrom I REF abgeleitet, den sie selbst trimmen.
Die Rückkopplung ist stabil, weil die Verstärkung kleiner als eins ist. Die Stromspiegeltransistoren verkleinern den Referenzstrom von 20 µA erst auf I B1 =2 µA und
dann auf den LSB Strom I BLSB = 0.12 µA. Für die Erzeugung von I OUT und I B1 wird
mit den Transistoren T7, T8, T9, T10 und T11 ein kaskadierter Low-Voltage Stromspiegel ([2-12] S.137) verwendet. Das besondere hier ist, dass der Stromspiegelreferenztransistor T9 sein Gate-Potential am Drain von T8 abgreift. T8 bekommt sein
Gate-Potential von der MOS Diode T7 mittels eines Biasstroms I BIAS . Das Ausgangspotential bei I OUT kann nun bis auf VDDA minus zweimal der Sättigungsspannung (Overdrive) ansteigen, ohne dass der Stromspiegel den Sättigungsbereich
verlässt und damit seine Spiegeleigenschaften verliert.
Beim Schalten am Gate (Abb. 2.1 (3), Gate Switch) durch das Signal ’swi’ wird
die Verbindung zum Gate vom Ausgangstransistor getrennt. Das Gate muss danach
durch das Signal ’nswi’ mit VSSA verbunden werden, damit der Ausgangstransistor
wirklich ausgeschaltet ist und vor allem bei Power-Down-Schaltern kein Reststrom
mehr fließen kann. Man braucht daher das komplementäre Schaltsignal ’ns’. Der
„exponentielle“ Stromspiegel in Abb. 5.19 auf Seite 104 ist eine Anwendung eines
Stromspiegels mit Schalter am Gate. Die Transistoren TAA können nur am Gate
geschaltet werden, da sie in der Stromreferenzseite des Stromspiegels sitzen.
Jeder zusätzliche Spannungsabfall an einem etwaigen Stromschalter in Source
oder Drain würde das Stromspiegelverhältnis verfälschen. Der Gate-Schalter ist als
statischer Schalter bei niedrigen Versorgungsspannungen einsetzbar (Kap. 3.4.1).
Gate-Schalter
Der Stromspiegel mit Schalter am Gate und Speicherkapazität ist das Grundelement für die Schaltungsklasse „Schaltungen mit geschalteten Strömen“ (Switched
Current, SI) [1-1][1-5]. Sie beruht auf einfachen Stromspiegeln, die ihren Strom
dadurch halten, dass die Spannung in den Gate-Kapazitäten gespeichert wird. In
Abb. 2.1 (4) (Gate Switch with Memory) ist die Grundzelle eines SI Stromspiegels
zu sehen. In der Kapazität C GM wird die Gate-Spannung gespeichert und damit der
Strom I OUT gehalten, wenn der Schalter S öffnet.
Gate-Schalter mit
Speicher
Das Rauschen bei SI-Schaltungen ist das gleiche wie bei Switched-CapacitorSchaltungen (SC) und beträgt kT/C. SI-Schaltungen sind ungenauer, weil es keine
Gegenkopplung wie bei SC-Schaltungen durch Operationsverstärker gibt und
Matching für Stromspiegel ungenauer ist als für Kapazitäten. Differentielle SISchaltungen sind nicht möglich, weil es in diesem Schaltungsprinzip keine Differenzstufen gibt. Pseudo-differentielle Schaltungen sind denkbar, bei denen man die
Schaltung zweimal aufbaut, einmal mit dem Signal und einmal mit dem komplementären Signal. Dafür ist das Schaltungsprinzip sehr einfach und schnell realisierbar.
Eine Vielzahl von verschiedenen Funktionen werden mit Switched-Current Schaltungen realisiert: ein 10-Bit ADC [2-1], ein programmierbares analoges SI-Wellenfilter [1-6], ein Abtast-Halteglied [1-17], ein Ultraschallstrahlformer mit SIVerzögerungsschaltung [1-26]. Ein analoger Rausch-Zufalls-Generator auf Grundlage einer mathematischen rekursiven Formel ist in [2-2] und [2-3] dargestellt. Dieses Schaltungstechnik wurde in [A-15] realisiert.
Der Schalter im Source-Zweig (Abb. 2.1 (2), Source Switch) ist eine sehr elegante Methode, Ströme zu schalten. Im Stromspiegel-Referenzzweig muss ein
immer geschlossener Schalttransistor eingebaut sein, damit die Stromspiegelverhältnisse gleich bleiben. Da nicht am Gate geschaltet wird, bleibt die Gate-Spannung konstant, d. h. die Ladungen verbleiben auf dem Gate. Der Spannungshub am
Source des Stromspiegeltransistors zwischen ein- und ausgeschaltetem Zustand
entspricht der meist kleinen Sättigungsspannung (Overdrive). Daher kann der Transistor schnell ein- und ausgeschaltet werden. Insbesondere in einer Strombank
können alle Stromausgangstransistoren das gleiche Gate-Potential besitzen und
trotzdem einige ausgeschaltet werden. Störungen durch Ladungsinjektion oder
Source-Schalter
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2 Geschaltete Größen
2.2 Geschaltete Spannungen
Taktdurchgriff sind gering, weil das Source nicht direkt mit dem Signal verbunden
ist. Der Source-Schalter ist daher gut als dynamischer Stromschalter geeignet
(Kap. 3.4.2).
Die Schalttransistoren im Source-Zweig unterliegen allerdings strengen Anforderungen an das Matching, d. h. alle Strompfade im Stromspiel müssen die Schalttransistoren haben, und ebenso müssen sie in ihrer Weite an die Weite ihres
S t r o m s p i e g e l t r a n s i s t o r s a n g e p a s s t s e i n . Ve r w e n d e t w i r d d i e s e A r t v o n
Schalttransis toren bei den Sinusgeneratoren im Chip zur Messung der Gewebeimpedanz von transplantierten Nieren in Kapitel 5. Ein PMOS Stromspiegel dazu ist in
Abb. 5.8 Seite 86 dargestellt. Der Transistor Tswin wird mit dem Signal ’swoff’ anund ausgeschaltet. In den drei Stromreferenzweigen sitzen aus Matching-Gründen
jeweils ein Source-Schalttransistor. Sie sind immer eingeschaltet.
2.2 Geschaltete Spannungen
In integrierten Schaltungen werden Spannungen leistungslos geschaltet, damit
vom Eingangspin zum Ausgangspin über den Schalter keine Spannung abfällt.
Daher ist der Ausgangspin des Schalters hochohmig beschaltet. Spannungsschalten kommt u. a. in analogen Multiplexern, in Abtaststufen, in analogen Teststrukturen, Referenzspannungsselektion oder in Abgriffen von Widerstandsreferenzketten
vor. Besonders schwierig ist das Schalten von Spannungen bei niedriger Versorgungsspannung, weil dann die Schalter nicht richtig funktionieren. Wie man Schalter für extrem niedrige Versorgungsspannungen realisiert, ist in [2-5] bis [2-8]
beschrieben. Dort sind Clock Booster und Bootstrapped Taktschalter vorgestellt.
Eine Zusammenfassung findet sich in [3-1] Kapitel B.
Verwendung beim
Entwurf in Kapitel 5
Als Beispiel für geschaltete Spannungen kann das Schalten im Gate-Zweig eines
Stromspiegels genannt werden. Dies ist in Schaltung Abb. 5.8 auf Seite 86 zu
sehen. Drei verschiedene Gate-Spannungen ’Von ’, ’V rise ’ und ’V fall ’ von drei Referenzzweigen eines Stromspiegels können auf den Ausgangstransistor T n über die
Schalter ’swon’ ’swrise’ und ’swfall’ leistungslos geschaltet werden.
2.3 Geschaltete Widerstände
Widerstände zu schalten ist relativ schwierig, weil der Schalter selbst einen nicht
unerheblichen Widerstand darstellt. Dies kann u. U. mit Dummy-Schaltern ausgeglichen werden.
Verwendung beim
Entwurf
Geschaltete Widerstände werden verwendet bei der Digital Kontrollierten Analogen Schaltung in [2-4],[A-7], um den Offset eines Operationsverstärkers automatisch zu kalibrieren.
R-2R Umsetzer
Ein klassisches Beispiel dazu sind die R-2R-Digital-Analog-Umsetzer, die aus
einem speziellen Widerstandsnetzwerk bestehen. Hier wird über ein Leiternetzwerk mit ausschließlich gleichen Elem enten einem Widerstände R und einem
Widerstand 2R, die leicht „matchend“ realisiert werden können, binär jede Teilspannung erzeugt ([2-11], S. 798). In Abb. 2.3 ist ein 4-Bit-R-2R-Umsetzer gezeigt. Zwischen der Referenzspannung VREF und analoger Masse VGNDA ist das
Leiternetzwerk aus R und 2R aufgespannt. Zwei Vorteile sind offensichtlich. Zum
einen halbiert sich im Leiternetzwerk an jedem weiteren Knoten die Referenzspannung V REF. Man kann durch Erhöhung der Knoten die Auflösung des Umsetzers
verbessern. Über die Schalter ’d0’ bis ’d3’ können die gewünschten Spannungsanteile neutral auf V GNDA oder auf den negativen Summationseingang des Operationsvers tär k ers gel egt w erden. Zum anderen ist de r E ingangswid erstand des
Leiternetzwerks von V REF aus gesehen immer gleich, und zwar 2R, unabhängig
davon, wie viele Stufen der Umsetzer besitzt, und unabhängig von der Schalterstel-
17
2 Geschaltete Größen
2.3 Geschaltete Widerstände
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Digital Kontrollierte Analoge Schaltungen
d3
R
d2
V REF
24
d1
d0
2R
23
2R
R
V REF
dummy
22
2R
R
V REF
2R
21
2R
R
V REF
dummy
V REF
dummy
lung. Über die Dummy-Schalter ’dummy’, die immer geschlossen sind, wird der
Spannungsabfall über die Schalter ’d0’ bis ’d3’ berücksichtigt.
dummy
18
du
+
Vout
OP
-
V GNDA
RF
Abb. 2.3:
Strukturbild eines 4-Bit R-2R Umsetzers
Ist Matching nicht gefordert, so sind kann das Schalten von Widerständen auch
nützlich sein, wie z. B. bei einer Offset-Kalibrierung aus dem Chip [2-4],[A-7] für die
Überwachung und Schutz vor dem plötzlichen Kindtod. Drei Herzkanäle und ein
Atemkanal haben dort sehr kleine Eingangssignale, die im schlimmsten Falle eine
Verstärkung von 3 000 bzw. 100 000 benötigen. Eine Offset-Kalibrierung ist nötig
und wurde mit der Schaltung aus Abb. 2.4 realisiert. Mittels zweier hintereinandergeschalteter getrimmter Operationsverstärker konnte die gewünschte Verstärkung
erreicht werden. Die Offset-Kalibrierung funktionierte so gut, dass bei der größten
Verstärkung das Eigenrauschen der Schaltung zwar schon dominierte, aber trotzdem der Mittelwer t des Rauschen, d. h. der Offset, auf null kalibriert werden
konnte. Die Offsetkalibrierung kann durch eine digitale Logik selbstständig gesteuert werden.
VP
sp<7:0>
sn<7:0>
VN
VDD
II
12.9 k Ω
40/1
<7>
<7>
40/1
12.9 k Ω
6.5 k Ω
40/1
<6>
<6>
40/1
6.5 k Ω
3.3 k Ω
40/1
<5>
<5>
40/1
3.3 k Ω
1.7 k Ω
40/1
<4>
<4>
40/1
1.7 k Ω
0.89 k Ω
40/1
<3>
<3>
40/1
0.89 k Ω
0.48 k Ω
40/1
<2>
<2>
40/1
0.48 k Ω
0.27 k Ω
40/1
<1>
<1>
40/1
0.27 k Ω
0.16 k Ω
40/1
<0>
<0>
40/1
0.16 k Ω
TI W/L=10/10
V bias
Vinn
TN W/L=10/24
IP
W/L=10/36 TM p
VP
R Ptune
R P = 1 . 6 kΩ
Vinp
TP
IN
TMn
VN
R Ntune
R N = 1 . 6 kΩ
VSS
Abb. 2.4:
Voutn
output
stage
Vout
VSS
Offset-Kalibrierung mit geschalteten Widerständen in einem Schaltkreis für die Überwachung des plötzlichen Kindstodes
Offset-Kalibrierung
2 Geschaltete Größen
2.4 Geschaltete Kapazitäten
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Digital Kontrollierte Analoge Schaltungen
Die Funktionsweise der Schaltung ist wie folgt. Eine PMOS-Differenz-Stufe arbeitet gegen einen S tromspiegel aus NM OS -Transistoren, die mit ihren S our ceAnschlüssen die zwei Widerstände R P und R N besitzen. Parallel zu diesen Widerständen sind zwei schaltbare Widerstandsketten geschaltet worden, die rechts in
der Abbildung zu sehen sind. Über die Schalter sp<7:0> und sn<7:0> können die
Widerstände dazu- oder abgeschaltet werden. Somit kann leicht das Stromspiegelverhältnis beeinflusst und damit der Offset abgeglichen werden.
2.4 Geschaltete Kapazitäten
Verwendung beim
Entwurf in Kapitel 5
Um einen ausreichend großen Frequenzbereich zu erreichen, müssen im Dreieckgenerator in Abb. 5.16 auf Seite 100 binärgewichtete Kapazitäten C slave und C master dazu oder weggeschaltet werden. Geschaltete Kapazitäten werden intensiv
eingesetzt bei der multifunktionalen Sample&Hold-Stufe in Abb. 2.9 für Verstärkungseinstellung, Offsetkompensation und Messung des komplexen Gewebewiderstandes. Sie benötigen eine komplexe digitale Ansteuerung.
SC-Filter
Kapazitäten sind wohl die am häufigsten geschalteten Bauelemente. Mit sogenannten „Switched-Capacitor-“ oder „SC“-Schaltungen lassen sich vielfältige Funktionen realisieren, insbesondere zeitdiskrete Filter. Die Idee von SC-Schaltungen
im Vergleich zu zeitkontinuierlichen Schaltungen, ist die, dass die Widerstände
einer zeitkontinuierlichen Schaltung durch geschaltete Kapazitäten ersetzt werden.
CF
CF
RS
+
-
Vout
OP
Vin
Vin
Vout
OP
fS
+
CS
VREF
Abb. 2.5:
VREF
VREF
VREF
VREF
Zeitkontinuierlicher Integrator mit einem Widerstand R S und einer
Rückkoppelkapazität C F und der äquivalente Schaltkreis in SC Technik
mit der mit einer Frequenz f S geschalteten Kapazität C S und der
Rückkoppelkapazität C F
In Abb. 2.5 ist gezeigt, wie der Eingangswiderstand R S eines Standard-Integrators durch die geschaltete Kapazität C S mit einer Schaltfrequenz f S ersetzt wird.
Widerstand, Schaltfrequenz und Kapazität hängen durch Gl. (2.1) zusammen.
1
RS = ------------CS fS
(2.1)
Ein Vorteil von SC-Schaltung ist der, dass ausschließlich ein Bauelement, nämlich die Kapazität, verwendet wird und daher ein sehr gutes Matching für verschiedene Schaltungen erreicht wird. Die Knickfrequenzen hängen von der Taktfrequenz
und von Kapazitätsverhältsnissen ab. Durch die Frequenz kann die Schaltung in
ihrer Bandbreite getrimmt werden.
In Abb. 2.6 ist eine günstige Realisierung der geschalteten Kapazität bei zwei
hintereinander geschalteten Integratoren zu sehen. Mittels vier Schalter, die durch
die Taktsignale φ1 und φ2 angesteuert werden, und querliegender Kapazität C S wird
der Widerstand R S realisiert. Diese Schaltung ist für niedrige Versorgungsspannungen gedacht, weil fast alle Schalter bis auf S1 und S5 gegen V REF (=VSS, z. B.)
schalten und somit immer im Leitfähigkeitsbereich bleiben. Schwierig wird es für
19
20
2 Geschaltete Größen
2.4 Geschaltete Kapazitäten
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Digital Kontrollierte Analoge Schaltungen
die Schalter am Eingang jeder Abtaststufe, die bei niedrigen Spannungen Leitfähigkeitsprobleme bekommen. Ein Lösung dafür können die geschaltete Operationsverstärker aus Abschnitt 2.5 sein.
CF
Difficult To Realise
@ Low Voltage
S1, φ1
Cs
Difficult To Realise
@ Low Voltage
S4, φ2
+
OP1
Vin
S2, φ2
Input
Stage
VREF
S3, φ1
Vout S5, φ2
Abb. 2.6:
VREF
Difficult To Realise
@ Low Voltage
S8, φ1
Cs
+
OP2
S6, φ1
Next
Stage
VREF
CF
VREF
S7, φ2
S9, φ1
Next
Stage
VREF
VREF
VREF
Zwei Standard Switched Capacitor Integratoren hintereinandergeschaltet
Die Takte φ1 und φ2 sind zwei nichtüberlappende Takte. Diese Takte können mit
folgender Schaltung in Abb. 2.7 erzeugt werden; das ist dann auch schon der
gesamte Digitalteil, der für SC-Schaltungen benötigt wird: Zwei NOR-Gatter, die
über Laufzeit-Inverter rückgekoppelt werden. Mittels der Laufzeit-Inverter kann die
Überlappungsfreiheit definiert werden.
TNONOVERLAP
T DELAY
clk
nφ1
φ1
nφ2
φ2
clk
φ1
φ2
T DELAY + T NONOVERLAP
Abb. 2.7:
TNONOVERLAP
Erzeugung der nicht überlappenden Takte für einen Switched
Capacitor Filter
Das Design erfolgt wegen des einfachen Digitalteils direkt durch Schaltplaneingabe (Schematic Entry).
SC-Schaltungen können leicht voll differentiell aufgebaut werden, was insbesondere für niedrige Versorgungsspannung notwendig ist.
Weitergehende Literatur zu SC-Filtern ist zu finden unter [2-11] S. 728 ff., [2-12]
S. 389 ff. oder [2-13] S. 394 ff..
Eine wichtige Anwendung für SC-Schaltungen sind Σ∆-Umsetzer ([2-11] S. 838 ff.,
[2-14]), hochgenaue Analog-Digital-Umsetzer. Bei diesen Schaltungen wird die
Ladung auf einer Abtastkapazität im Gleichwicht gehalten, wobei das Eingangssignal die Ladungen aus dem Gleichgewicht bringt. Durch trickreiche Zählalgorithmen der negativen und positiven Ladungspakete, die zur Erhaltung des
Gleichgewichts nötig sind, kann der gewandelte digitale Wert ermittelt werden. In
Σ∆-Modulator
2 Geschaltete Größen
2.4 Geschaltete Kapazitäten
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Digital Kontrollierte Analoge Schaltungen
Sigma-Delta-Umsetzern sind Analogteil (Σ∆-Modulator) und Digitalteil (digitales Filter) vollkommen voneinander getrennt und können jeder für sich entworfen werden.
Es ist hier das erfolgreiche Prinzip verwirklicht, möglichst viele analoge Funktionen
in den Digitalteil zu verlagern.
Charge Scaling
DAC
Ladungsskalierende Digital-Analog-Umsetzer sind eine beliebte Architektur für
Umsetzer ([2-11] S. 805 ff.). In Abb. 2.8 (1) ist die prinzipielle Struktur eines 3 Bit
Charge Scaling Digital-Analog-Umsetzers dargestellt.
(1)
(3)
(2)
Vout
+
2 pF
1 pF
0.5pF
0.5pF
VDD
OP
-
reset
d2
d1
VDD
1 pF
V o u t 2.5 pF
3 pF
1.5 pF
Vout
d0
VDD
VSS
Abb. 2.8:
VSS
Code: "010"
VSS
Code: "101"
(1-3) Struktur eines 3 Bit Charge Scaling DACs (1) mit den kapazitiven
Teilerverhältnissen für den Digital-Code „010“ (2) und den Code „101“
(3)
Bei Charge Scaling DACs werden binär gewichtete Kapazitäten verwendet. Die
Schalter ’d0’ bis ’d2’ können die Kapazitäten 0.5 pF, 1 pF und 2 pF einmal gegen
VDD oder VSS schalten. Dadurch stellt sich ein variabler kapazitiver Spannungsteiler am positiven Eingang des als Spannungsfolger geschalteten Operationsverstärkers ein. In Abb. 2.8 (2) und (3) sind zwei mögliche Spannungsteilerverhältnisse
gezeigt.
Multifunktionale
Sample&Hold
Stufe
Durch Kombination von SC-Schaltungen und einem komplexeren Digitalteil können multifunktionale Schaltungen entstehen. In Abb. 2.9 ist die multifunktionale
Sample&Hold-Stufe (S&H), des Chips zur telemetrischen Messung der Nierenimpedanz zu sehen (vgl. Abschnitt Abb. 1.4, [A-11]). Mit dem entsprechenden dazu entw i c ke l t e n D i g i t a lt e i l w i r d s i e z u r D i g it a l K o n t r o l l i er t en A na l o g e n S c h a l t u n g.
Geschickte Ansteuerung der Schalter durch den Digitalteil kann fünf verschiedene
Funktionen in dieser S&H-Stufe bewirken, die in Funktionsblöcken zusammengefaßt sind. Dies ist möglich mit nur einem Operationsverstärker.
Bei den Funktionen handelt es sich um 1. die Abtastung, die Verstärkung und
Summation der differentiellen Eingangssignale ’Vinp’ und ’Vinn’ mit Wandlung
von differentiell nach single-ended, 2. die Inaktivitäts- und Lösch-Funktion, 3. die
Offset-Kompensation erster und zweiter Ordnung, 4. die Offset-Messung und 5.
die Batteriespannungsmessung.
21
2 Geschaltete Größen
2.4 Geschaltete Kapazitäten
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Digital Kontrollierte Analoge Schaltungen
clear
gain0.5
reduced parasitic R at M
gain1
1xC
C parasitic
(gain8)
sample_vdd
Cp= 8xC
M
sample
1xC
-
hold
Vout
OP
+
set_gnda
disch
2xC
gain4
VDD
BATTERY CHECK
Cn= 8xC
Vinn
bottom plate
towards Vout!
4xC
gain2
sensitive point M
Vinp S A M P L E
8xC
GAIN
switches toward M, C toward Vout!!
os2
os4
sample
C OS1
sample_vbg
VBANDGAP
Abb. 2.9:
os1
V GNDA
OFFSET
22
VGNDA
C parasitic
C OS2
os3
VGNDA
os5
V GNDA
Multifunktionale Sample&Hold-Stufe
Zu 1.) Bei der Grundbeschaltung des OPs handelt es sich um einen Integrator. Im
Rückkopplungszweig sitzen fünf Kapazitäten, 1xC, 1xC, 2xC, 4xC und 8xC. In
ihnen wird die Ladung des Integrators aufsummiert. Durch die Schalter ’gain8’ bis
’gain0.5’ können die Kapazitäten dazu- oder weggeschaltet werden, wodurch die
Verstärkung der S&H-Stufe in binären Stufen eingestellt wird.
Die Schalter ’gain4’ bis ’gain0.5’ sind in Serie angeordnet. Dies reduziert zum
einen die parasitären Kapazitäten der Schalter, die sich besonders bei größter Verstärkung mit kleinster Rückkoppelkapazität 1xC auswirken. Ebenso werden die
Leckströme durch die Source- und Draingebiete reduziert, die bei hohen Temperaturen sehr groß werden und dann bei großen Abtastzeiten ins Gewicht fallen.
D a s E i n g a n g s s i g n a l w i r d m i t b e i g e s c h l o s s e n e n S c h a l t e r n ’s a m p l e ’ u n d
’set_gnda’ differentiell als Ladungen gegenüber dem Bezugpotential V GNDA mit
den Kapazitäten C P und C N abgetastet. Öffnen nun die Schalter ’sample’ und
’gnda’ und schließen die Schalter ’disch’ und ’hold’, so werden die Differenzladungen auf den Knoten M gebracht und erscheinen durch die Rückkopplung des Operationsverstärkers bei den Speicherkapazitäten. Mehrmaliges Wiederholen dieses
Vorgangs ohne zwischenzeitliches Schließen des Schalters ’clear’ ’führt zur Summation und Mittelung des Eingangssignals.
Zu 2.) Über den Schalter ’clear ’ können alle Kapazitäten entladen werden. Der
Operationsverstärker wird dann als Spannungsfolger betrieben. Diese Löschfunktion kann während der Ablaufsteuerung mehrmals betätigt werden, z. B. zwischen
Offsetkompensation und Batteriemessung.
Zu 3.) Die Offset-Kompensation wird über die Schalter ’os1’ bis ’os5’ realisiert.
Während der Clear-Funktion stellt sich als Ausgangsspannung Vout der Offset des
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Digital Kontrollierte Analoge Schaltungen
2 Geschaltete Größen
2.5 Geschaltete Operationsverstärker
Operationsverstärkers ein. Schalter ’os1’ dabei ist geschlossen. Schließt nun der
Schalter ’os2’, während ’os3’ bis ’os4’ geöffnet sind, so wird der Offset in der Kapazität C OS1 gespeichert. Öffnen nun die Schalter ’os1’ und ’os2’ und schließt ’os3’,
so wird der positive Eingang des Operationsverstärkers um die Offsetspannung korrigiert, so dass der Offset am Ausgang verschwindet (Offsetkompensation 1. Ordnung). In einer zweiten Stufe kann mit den Schaltern ’os4’ und ’os5’ eine weitere
Offset-Kompensation nach dem gleichen Prinzip durchgeführt werden, um einen
eventuellen Rest-Offset zu kompensieren (Offset-Kompensation 2. Ordnung).
Zu 4.) Mit dieser Funktion kann die Messung des Offsets der Schaltung durchgeführt werden. Es handelt sich dabei um einen Testmodus, um die Güte und Qualität
der neuartigen Offset-Kompensationsschaltung zu prüfen. Bei einem Eingangssignal von 0 V, d. h. bei geöffneten Schaltern ’sample’ und geschlossenem Schalter
’disch’, wird die Verstärkungs- und Summationsfunktion benutzt und der Offset aufsummiert. Dies ermöglicht den Offset zu messen und zu qualifizieren ohne OffsetKompensation, mit Offsetkompensation 1. Ordnung und mit Offsetkompensation 2.
Ordnung.
Zu 5.) Die letzte Funktion ist das Messen der Versorgungsspannung mit geringem Stromverbrauch. Das Problem des Messens der Versorgungsspannung im Allg e m e i ne n i s t , da s s di e Ve r s or gu n g s s p an n u n g s e l bs t z u g r oß is t f ü r ü b li c h e
Eingangsstufen einfacher Operationsverstärker. Die Versorgungsspannung muss
also heruntergeteilt werden in den Eingangsbereich von Operationsverstärkern.
Widerstandsteiler haben den Nachteil, einen Querstrom fließen zu lassen. Besser
sind kapazitive Teiler. Die Schaltung in Abb. 2.9 benötigt nur die zwei zusätzlichen
Schalter ’sample_vdd’ und ’sample_vbg’, um die Versorgungsspannung VDD herunterzuteilen. Eine zweifache Mittelwertbildung kann durchgeführt werden: erst eine
Mittelwertbildung V MW1 zwischen VDD und V BANDGAP und danach eine weitere Mittelwertbildung V MW2 zwsichen V MW1 und aberfalls V BANDGAP. Dies ist nötig, um die
Ausgangsspannung V OUT in den Eingangsbereich des folgenden A/D-Umsetzers zu
bringen. Erreicht wird dies wie folgt: Die Versorgungsspannung ’V DD ’ und der Bandgap-Referenzspannung ’V BANDGAP ’ wird bei geschlossenen Schaltern ’sample_vdd’
und ’sample_vbg’ in den Kapazitäten C P bzw. C N gespeichert. Durch Öffnen der
Schalter ’sample_vdd’ und ’sample_vgb’ und Schließen von ’disch’ wird der erste
Mittelwert von ’V DD ’ und ’V BANDGAP ’ auf CN und CP gebildet. Öffnen von ’disch’,
Schließen von ’sample_vbg’, wieder öffnen von ’sample_vbg’ und nochmaliges
Schließen von ’disch’ führt zur zweiten Mittelwertbildung V MW2 . Die Verstärkung der
Schaltung, einstellbar freie Auswahl der Schalter ’gain0.5’ bis ’gain4’ muss beim
Messen der Versorgungsspannung auf einen festen Wert gebracht werden, damit
V OUT nicht übersteuert, eine weitere kleine Aufgabe für den Digitalteil.
Zur Ansteuerung dieser multifunktionalen Sample&Hold-Stufe ist ein komplexes
digitales Steuerwerk nötig Zusammen ergibt das eine Digital Kontrollierte Analoge
Schaltung. Das dazugehörige Steuerwerk ist in [3.1] Kap. A beschrieben.
2.5 Geschaltete Operationsverstärker
Verwendung beim
Entwurf in Kapitel 5
Geschaltete Operationsverstärker sind die letzten geschalteten Komponenten.
Operationsverstärker werden beim Entwurf in erster Linie verwendet, um in den
Power-Down-Modus zu schalten, so z. B. die Treiber-Operationsverstärker ’buf’ des
Dreiecksgenerators in Abb. 5.16 auf Seite 100. Bei kurzen Power-Down-Zeiten können die Operationsverstärker schneller wieder einschalten.
Wie es bei SC-Schaltungen deutlich geworden ist, gibt es Probleme mit den
Schaltern bei niedrigen Versorgungsspannungen. Der Eingangsschalter jeder SCFilterstufe hat Probleme, nicht in die Leitfähigkeitslücke zu geraten (vgl. Abb. 2.6
und Abb. 3.9b auf Seite 38). Daher gibt es die Idee, diesen Schalter in den vorgela-
23
24
2 Geschaltete Größen
2.5 Geschaltete Operationsverstärker
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Digital Kontrollierte Analoge Schaltungen
gerten Operationsverstärker zu verlagern. Oder anders ausgedrückt: auf den Schalter zu verzichten und den Operationsverstärker zwischen den Zuständen
hochohmig und leitend am Ausgang hin und her zu schalten [2-15],[2-16]. In
Abb. 2.10 ist die verbesserte Schaltung aus Abb. 2.6 zu sehen. Die Eingangsschalter sind in die schaltbaren Operationsverstärker gewandert. Durch geschickte Wahl
der Referenzen in der Eingangsstufe kann hier eine Verstärkung von 2 realisiert
werden. Auf einen allerersten abtastenden Eingangsschalter, der das Problem der
Leitfähigkeitslücke hat, kann leider nicht verzichtet werden. In [3-1] Kap. B werden
Schaltungsmöglichkeiten für diese Low-Voltage-Schalter aufgezeigt.
CF
A sampling switch
cannot be avoided
S1, φ1
Cs
+
CF
Switch replaced by high
output impedance of OP1
S4, φ2
Cs
Vout
S8, φ1
OP1
Vin
Input
Stage
S2, φ2
V REF
OP2
S O P 1 , φ2
low dynamic
input voltage Vin
V REF /2
V REF /2
different reference voltages in
input stage get a gain of 2
+
-
S3, φ1
Next
Stage
S6, φ1
S7, φ2
S O P 2 , φ1
V REF
V REF
V REF
Next
Stage
V REF
Abb. 2.10: Geschaltete Operationsverstärker integrieren den Eingangsschalter
der nächsten Stufe. Nur der allererste Abtastschalter bleibt weiterhin
schwierig.
Der Schaltplan eines schaltbaren Operationsverstärkers ist in Abb. 2.11 dargestellt. Es handelt sich hier um einen einfachen Operationsverstärker mit PMOS-Differenzeingangstufe, mit aktiver Stromlast am Ausgang (Transistor T8) und mit einer
Kompensationskapazität C COMP. Die Transistoren T8 und T9 müssen hochohmig
geschaltet werden. Damit ist dann der Ausgang hochohmig. Ist das Schaltsignal φ
auf logisch null, so öffnet der Schalter T10. T9 wird ausgeschaltet und es schließt
der Schalter T5, so dass die Transistoren T6, T7 und T8 ausgeschaltet werden.
Die Transistoren T8 und T9 arbeiten mit ihrer Source-Spannung niemals im
Bereich der Leitfähigkeitslücke und können damit am Ausgang Vout den gesamten
Spannungsbereich von VDD bis VSS weniger zweier Sättigungsspannungen abdekken. Im hochohmigen Zustand sollte die Spannung der Kompensationskapazität
2 Geschaltete Größen
2.5 Geschaltete Operationsverstärker
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Digital Kontrollierte Analoge Schaltungen
C CO M P erhalten bleiben, um beim Einschalten ein schnelles Einschwingen zu
ermöglichen.
VDD
φ
T5
T7
T6
T8
Vin
Vip
T1
T2
C COMP
Charge in CC O M P
should be held
stable in tristate for
fast setting time!
Vout
T9
I BIAS
T3
T4
φ
T10
VSS
= T8 and T9 have source never in the
forbitten range and can therefore
operate the whole range
Abb. 2.11: Schaltplan eines geschalteten Operationsverstärkers mit dem
Taktsignal φ
Die Schaltung ist single-ended gezeigt. Sie muss unbedingt bei niedrigen Versorgungsspannungen voll differentiell aufgebaut werden.
25
26
3 Digital-analoge Schnittstelle
3.1 Simulationsmethoden
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Digital Kontrollierte Analoge Schaltungen
3 Digital-analoge Schnittstelle
In diesem Kapitel wird die Schnittstelle zwischen Analog- und Digitalteil genauer
betrachtet. Aus verschiedenen Gründen ist diese genaue Betrachtung sinnvoll. Zum
einen werden Analog- und Digitalteil mit völlig verschiedenen Programmen (Tools)
entworfen und unterliegen einem unterschiedlichen Design-Flow, insbesondere
wenn man Semi-Custom-Digital-Schaltungen betrachtet. Es wird der Entwurf von
digitalen Steuerwerken behandelt, Eigenschaften von analogen MOS-Schaltern
betrachtet und Qualitätskriterien für analoge Schalter vorgestellt.
Digitale Steuerwerke werden in den beiden Sinusgeneratoren (vgl. Abb. 5.6 auf
Seite 84) und zur Ansteuerung des sonstigen analogen Teils verwendet ( vgl.
Abb. 6.14 auf Seite 125). Analoge Schalter werden durch den ganzen Entwurf hinweg für die Einflussnahmen des Digitalteils im Analogteil verwendet.
Verwendung beim
Entwurf in Kapitel 5
3.1 Simulationsmethoden
Es besteht die Möglichkeit, analoge Schaltungsteile durch Verhaltensmodelle in
den Hardwarebeschreibungssprachen VHDL [3-2][3-3] oder Verilog [3-4] zu modellieren. Es gibt eine Vielzahl von frei zugänglichen VHDL-Paketen, z. B. mathematische Pakete oder VHDL-AMS (VHDL für Analog und Mixed-Signal) ([3-10][3-11][312]) mit denen die Schaltungen sogar bis auf Bauelementeebene herunter
beschrieben werden können. Mit digitalen Simulationsprogrammen wie Modelsim
[3-5], Verilog-XL [3-6], Summit [3-7], HDL-Designer [3-8] ließen sich diese Modelle
des Analogteils zusammen mit dem Digitalteil simulieren.
Digital-Simulatoren für analoge
Schaltungen
Schwierigkeiten bestehen im zeitlichen Aufwand der Modellierung und in der
Genauigkeit des Modells. Für prinzipielle Systemsimulationen bei großen digitalen
Schaltungen ist ein Modell des Analogteils in einer Hardwarebeschreibungssprache
unerläßlich. Diese Modelle sind zu grob, als dass sie wirklich die Funktion des Analogteils überprüfen können. Es wird die Zusammenarbeit des Analogteil mit dem
Digitalteil getestet. Die detaillierte Modellierung mit VHDL-AMS ist zu aufwändig,
weil es noch keine automatischen Umsetzer gibt, die Spice-Netzlisten in VHDLAMS-Netzlisten umsetzen, und die Halbleiterhersteller keine Transistor-ModellParameter für VHDL-AMS zur Verfügung stellen.
Des weiteren besteht die Möglichkeit digitale Schaltungsteile analog oder bessergesagt transient zu simulieren, d. h. mit analogen Simulatoren wie Spice [3-13],[314],[3-16] Spectre [3-17], Saber [3-18], Eldo [3-19] oder Titan [3-20]. Dies ist nur
für sehr kleine digitale Schaltungen möglich. Andernfalls sprengen zu hohe Simulationszeiten den Rahmen des Handhabbaren. Die Simulationszeiten sind u. a. deshalb so hoch, weil die Kennlinien der Transistoren in den digitalen Gattern immer
vollständig durchfahren werden und die Konvergenz der Simulation schwierig ist.
Analog-Simulatoren für digitale
Schaltungen
Die Lösung besteht in sogenannten „Mixed-Mode“-Simulationen, d. h. gemischt
digitalen und analogen Simulationen. Die analogen und die digitalen Schaltungsteile werden mit ihrem Analog- bzw. Digital-Simulator simuliert. Beide Simulatoren
tauschen dabei Simulationsdaten und -ergebnisse aus. Ein Analog-Simulator und
ein Digital-Simulator, die gemeinsam von einem Interface angesteuert werden,
simulieren im Hintergrund. In der Praxis sieht dies so aus, dass meist das grafische
Interface eines Analog-Simulators (Analog-Artist-Simulation bei Cadence) wie
Spectre, Titan oder Eldo die Ansteuerung für eines Digitalsimulator wie Verilog,
Verilog XL oder Modelsim übernimmt. Man spricht dann von z. B. einer SpectreVerilog XL Simulation [3-21]. Das Austauschen von Simulationsdaten zwischen
dem analogen und dem digitalen Simulator benötigt viel Rechenzeit. Neueste Entwicklungen führen zu echten Mixed-Signal-Simulatoren, wo ein Simulator, d. h. ein
Mixed-SignalSimulatoren
3 Digital-analoge Schnittstelle
3.2 Komponenten der Schnittstelle
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Digital Kontrollierte Analoge Schaltungen
Kernel, sowohl analoge als auch digitale Schaltungen gleichzeitig simulieren kann.
Das Programm-Paket AMS-Designer [3-22] der Firma Cadence stellt einen solchen
Simulator zur Verfügung. Die Simulationszeiten sind etwa die Summe aus der
Simulationszeit für den Analogteil und für den Digitalteil.
Schnittstellenelemente
Für Mixed-Signal-Simulationen müssen Schnittstellenelemente (Mixed-SignalInterface) definiert werden, die die Simulationsdaten und -ergebnisse des analogen
Simulators in die des digitalen Simulators übersetzen, bzw. umgekehrt. Für eine
Spectre-VerilogXL-Simulation besitzen die Schnittstellenelemente wenige einstellbare Parameter, wie Schwellen und Anstiegszeiten, die aber für jedes Signal zwischen Analog- und Digitalteil mühsam einzeln per Hand ermittelt werden müssen.
Dies legt die Notwendigkeit nahe, dass alle Signale, die zwischen Analog- und Digitalteil verlaufen, gleichartig entworfen werden müssen. Ist dies der Fall, braucht nur
eine einheitliche Schnittstelle (Unit-Mixed-Interfaces) definiert zu werden.
3.2 Komponenten der Schnittstelle
Die eigentliche Problematik mit gemischt analogen und digitalen Simulationen
liegt aber nicht in der Frage des richtigen Simulators, sondern in der Frage der
Schnittstelle zwischen Digitalteil und Analogteil. In Abb. 3.1 ist die digital-analoge
Schnittstelle in beide Richtungen dargestellt. Die entsprechenden Komponenten
werden in den Abschnitten 3.3 und 3.4 und Kapitel 4 näher erläutert.
no feedback !!
D-A Direction
(asynchronous)
State Machine
VDD
data
b
no output
logic !!
VDD
VDDA
VSS
VSSA
Analog Switch
q
d
c
clk
rn
Unit-MixedSignal Interface
VSS
nra
Digital Part
O U T IN
Synchronisation
D-FlipFlops
VDD
State
Machine
d
Analog Part
A-D Direction
(asynchronous)
VDD
q
VDDA
q
c
clk
Vsignal
-
Vref
c
rn
VSS
+
comp
d
VSSA
c
a
rn
VSS
Unit-MixedSignal Interface
nra
Abb. 3.1:
Digital-analoge Schnittstelle (Interface). Im oberen Teil die Richtung
von Digital nach Analog, im unteren Teil von Analog nach Digital.
Digitale Steuerwerke dürfen keine internen Rückkopplungen und keine
Ausgangslogik besitzen. Analoge Signale müssen im Digitalteil einsynchronisiert werden.
In der linken Hälfte sind die Strukturen für den Digitalteil dargestellt, in der rechten für den Analogteil. Die Übertragungsrichtung vom Digitalteil in den Analogteil
liegt in der oberen Hälfte, die andere Richtung in der unteren Hälfte.
27
28
3 Digital-analoge Schnittstelle
3.2 Komponenten der Schnittstelle
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3.2.1 Digital nach Analog
Zwei mögliche Schnittstellen gibt es vom Digitalteil zum Analogteil: die synchrone und asynchrone Schnittstelle.
Beim Entwurf der Sinusgeneratoren wird die asynchrone Schnittstelle vom Digitalteil zum Analogteil verwendet. Die asynchron arbeitenden Schalter der Stromausg an gs tr an s i s t or en we r de n du r c h e in St e uer w e rk m it syn ch ro ne n A us gä nge n
angesteuert.
Verwendung beim
Entwurf in Kapitel 5
Stand der Technik ist es, dass der Digitalteil den Analogteil über eine synchrone
Schnittstelle ansteuert. Dies geschieht z. B. bei getakteten Digital-Analog-Umsetzern. In den D/A-Umsetzern sind dann selbst noch wenige digitale Gatter enthalten
mit ihrem eigenen Taktsignal. Diese wenigen digitalen Gatter werden vom Analogdesigner beim Entwurf der D/A-Umsetzer per Hand eingefügt. Schwierigkeiten
ergeben sich bei Kontrolle des Timings bei der Erzeugung des Taktbaumes. Die
digitalen Gatter im Analogteil sind dem Zugriff der Synthese und dem Layout-Tool
für den Digitalteil entzogen. Die Lasten und die Verzögerungen dieser Gatter muss
der Analog-Designer aufwändig ermitteln und dem Digital-Designer mitteilen. Es
ergibt sich das Digitalteil und Analogteil sauber durch den D/A-Umsetzer voneinander getrennt sind.
Die zweite Möglichkeit ist die, dass der Designer für digitale Schaltungen den
Analogteil als vollkommen asynchrone Schaltung (Abb. 3.1 oben) betrachtet. Dies
ist neu, weil des jetzt genaue Anforderungen an den Digitalteil gibt. Im Laufe dieser
Arbeit haben sich folgende Design-Regeln für diese Schnittstelle herauskristallisiert:
1. keine Hazards: Kurze Einbrüche oder Spitzen in den digitalen Signalen können schon drastische Auswirkungen im Analogteil haben, z. B. Hazards in
Power-Down-Leitungen würden zum kurzzeitigen Ausschalten des Analogteils führen.
2. kontrollierte Laufzeiten: In Hochgeschwindigkeits-Analog-Schaltungen können unterschiedliche Laufzeiten zu Jitter-Effekten führen. Daher müssen die
Lasten gut kontrolliert werden.
Daraus folgt, dass die letzten Gatter im Digitalteil vor dem Übergang zum Analogteil aus ausschließlich zwei Elementen bestehen müssen: einem D-Flipflop und
einem treibenden Inverter, beide mit den digitalen Versorgungsspannungen VDD
und VSS betrieben. Eventuell reicht schon die Treiberleistung des D-Flipflops, und
es kann auf den Inverter verzichtet werden. Die beiden Elemente müssen für alle
Signale vorgesehen werden, die vom Digitalteil in den Analogteil führen. Ausgangslogik (Hazard-Gefahr) und Rückkopplungen in den Digitalteil hinter dem
Flipflop (nicht kontrollierbare Last) sind unter allen Umständen zu vermeiden.
Anforderung an
digitales Steuerwerk
Das Steuerwerk zur Kontrolle des Analogteils wird nach den Prinzipien für den
Entwurf digitaler Schalten entworfen [3-1]. Als erstes wird der Datenpfad definiert,
welcher hier die analoge Schaltung mit ihren Schaltern ist. Danach wird über ein
Timing-Diagramm der zeitliche Ablauf des Steuerwerkes festgelegt. Das TimingDiagramm wird in ein Zustandsdiagramm umgesetzt, wo zeitliche Zustände in
einem Ablaufplan festgehalten werden. Das Zustandsdiagramm wird in eine Register-Transfer-Beschreibung eingegliedert, in der alle Register der Schaltung
beschrieben werden. Danach erfolgt die Kodierung der digitalen Schaltung mit
einer Hardware-Beschreibungssprache (VHDL oder Verilog). Dabei muss unbedingt darauf geachtet werden, das Steuerwerk ohne Ausgangslogik und ohne
interne Rückkopplungen der Ausgangssignale zu beschreiben, d. h. alle Ausgänge
zum Analogteil müssen direkt synchron aus Ausgangsflipflops kommen. Das Steuerwerk aus [3-2] S. 285 ff. ist entsprechend anzupassen. Der Entwurf eines Steuerwerkes mit VHDL für die multifunktionale Sample&Hold-Stufe aus Abb. 2.9 ist in [31] Kapitel A zu finden.
Entwurf des digitalen Steuerwerkes
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Digital Kontrollierte Analoge Schaltungen
3 Digital-analoge Schnittstelle
3.2 Komponenten der Schnittstelle
Der Übergang zum Analogschalter erfolgt über einen dazwischen geschalteten
immer gleichartigen Inverter, der mit den analogen Versorgungsspannungen VDDA
und VSSA betrieben werden muss. Er dient zum einen dazu, die Eingangslast des
Analogteils eindeutig zu definieren, und zum anderen dazu, die Störungen der
Spannungsversorgungen des Digitalteils VDD und VSS abzublocken. Verfährt man
identisch für alle Signalleitungen vom Digitalteil zum Analogteil, so führt dies zur
oben erwähnten einheitlichen Schnittstelle (Unit-Mixed-Signal-Interface).
Der Analogschalter erzeugt, beeinflusst durch das digitale Steuersignal, eine niederohmige oder hochohmige Verbindung zwischen den Signalen ’a’ und ’b’ und
stellt damit die Eingriffsmöglichkeit des Digitalteils im Analogteil dar.
3.2.2 Analog nach Digital
Die Weg in die andere Richtung kann ebenso über eine synchrone oder asynchrone Schnittstelle erfolgen.
Verwendung beim
Entwurf in Kapitel 5
Beim Entwurf der Sinusgeneratoren wird die asynchrone Schnittstelle vom Analogteil zum Digitalteil verwendet. Die Steuerlogik des Dreiecksgenerators arbeitet
kan n d ie asynch ron en Si gnal e aus den K ompar at ore n K0 bis K 1 vera rbe ite n
Abb. 5.16, Seite 100).
Stand der Technik ist der synchrone Pfad. Er tritt vor allen bei Analog-DigitalUmsetzern auf. In diesen Umsetzern sind wenige digitale Zellen enthalten, die mit
dem Takt des Digitalteils betrieben werden. Diese Zellen sind dem Zugriff der digitalen Synthese- und Layoutprogramme entzogen, wodurch Laufzeiten durch die
Taktbäume durch analoge Simulationen ermittelt werden müssen. Die Laufzeiten
müssen bei Erzeugung des Taktbaumes berücksichtigt werden.
Der asynchrone Pfad (Abb. 3.1 unten) beginnt mit dem analogen Signal V signal ,
das beliebige Spannungspegel einnehmen kann und üblicherweise in Bezug auf ein
Spannungspotential Vref definiert ist. Über den Komparator (oder auch Pegelwandler) muss eine Entscheidung getroffen werden, ob das Signal high oder low sein
soll. Danach folgt ein stark treibender Inverter noch im Analogteil, der vor allem die
Zuleitung zum Digitalteil und die Leitung im Digitalteil und die Eingangskapazität
des dortigen Einheits-Gatters treiben muss. Das Einheits-Gatter sollte bei synchronen Schaltungen immer das gleiche D-Flipflop sein. Während der Synthese muss
darauf geachtet werden, dass nur ein Typ von D-Flipflop an der Schnittstelle zugelassen ist. Folgt dem Komparator eine asynchrone Logik, muss diese nach den
Anforderungen für asynchrone Logik entworfen werden. Folgt ein synchrones Steuerwerk muss eine Einsynchronisierung durchgeführt werden. Zwei in Serie geschaltete D-FlipFlops sorgen dafür, dass die asynchronen Signale aus dem Analogteil
auf den Takt ’clk’ einsynchronisiert werden. Bei Setup- und Hold-Zeit-Verletzungen
können Flipflops in metastabile Zustände fallen, d. h. eine Zeit lang auf Signalwerten zwischen dem Low- und dem High-Pegel verweilen [3-23],[3-24],[3-25]. Es ist
eine Frage der Wahrscheinlichkeit (abhängig u. a. vom Rauschen und der Verstärkung der D-FlipFlops), wann ein FlipFlop diesen Zustand verlässt. Nach zwei hintereinander geschalteten Flipflops liegen mit an Sicherheit grenzender
Wahrscheinlichkeit keine metastabilen Zustände mehr vor. Metastabile Zustände
sind für einzelne Flipflops nur lästig. Für eine Zustandsmaschine sind sie nicht tolerabel. Zustandsmaschinen können in falsche oder ungültige Zustände geraten,
wodurch sie funktionsunfähig werden.
29
30
3 Digital-analoge Schnittstelle
3.3 Schalter
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3.2.3 Einheitliche Mixed-Signal-Schnittstelle
Beim Entwurf der Digital Kontrollierten Analogen Schaltung in Kapitel 5 wird darauf geachtet, dass alle Übergänge zwischen Digitalteil und Analogteil vereinheitlicht sind, d. h. nur gleiche Schaltungskomponenten verwendet werden.
Verwendung beim
Entwurf in Kapitel 5
Das Zusammenspiel zwischen dem digitalen Steuerwerk und dem Analogteil
muss unbedingt durch eine Mixed-Signal-Simulation überprüft werden. In MixedSignal-Simulationen wird die gemeinsame Funktionsweise von Digitalteil und Analogteil überprüft. Dafür werden zwischen Analogteil und Digitalteil Mixed-SignalSchnittstellenelemente geschaltet, die die Signalpegel des Digitalsimulators in die
Signalpegel des Analogsimulators umsetzen und umgekehrt. Die Umsetzung wird
im Sprectre-Verilog-Simulator [3-21] etwas einfach modelliert. Es ist darauf zu achten, dass alle Schnittstellen zwischen Analogteil und Digitalteil mit identischen
Komponenten aufgebaut werden. Es k ann dann mit einer einheitlichen MixedSignal-Schnittstelle simuliert werden. Für weitere Details siehe [3-1] Kapitel C.
3.3 Schalter
Der analoge MOS-Schalter wird als das Grundelement für die Einflussnahme des
Digitalteils im Analogteil vielfach verwendet (vgl. Abb. 5.16 auf Seite 100 und
Abb. 5.22 auf Seite 106). Eigenschaften des MOS-Schalters werden berücksichtigt.
Verwendung beim
Entwurf in Kapitel 5
Die analogen Schalter sind die Hauptmöglichkeit des Digitalteils zum Eingriff in
den Analogteil. Es ist das zentrale Element in Digital Kontrollierten Analogen Schaltungen. Aufgrund dieser herausgehobenen Stellung des Analogschalter wird ihm
dieser Abschnitt 3.3 gewidmet, der dessen Eigenschaften untersucht und darstellt.
Es werden verschiedene Schalter untersucht. Die Definitionen eines idealen
Schalters wird gegeben, und wichtige Parameter verschiedener Typen von realen
Schaltern werden untersucht und dargestellt. Diese Untersuchung führt von statischen Schaltern bis zu dynamischen Schaltern mit geringem Taktdurchgriff.
Folgende Definition soll in dieser Arbeit für offene und geschlossene Schalter gelten: Ein Schalter heißt geschlossen 2 , an- oder eingeschaltet, wenn sein Widerstand sehr niedrig ist und viel Strom durch ihn fließen kann. Ein Schalter heißt
offen 3 , aus oder ausgeschaltet, wenn sein Widerstand sehr hoch ist und nur
noch sehr wenig Strom durch ihn fließen kann. Liegt an einem Schalter ein Steuersignal mit logisch ’1’, dann sei der Schalter geschlossen. Liegt an einem Schalter
ein Steuersignal mit logisch ’0’, dann sei der Schalter offen.
Definition: Schalter offen/
geschlossen
Schalter werden in erster Linie durch MOS-Transistoren realisiert. Aufgrund der
immer weiter sinkenden Versorgungsspannungen und der Verkleinerung der Strukturbreiten (Länge des Gates im Submikrometer-Bereich) ist das Verständnis des
MOS-Transistors in einem integrierten Modell aller seiner Arbeitbereiche, des Sättigungsbereichs, des Triodenbereichs und des Unterschwellbereichs (SubthresholdRegion), nötig. Ein geeignetes Großsignal-Simulationsmodell ist das EKV-Modell
([3-26], [3-27]). Es handelt sich um ein gemischt empirisch-physikalisches Modell
mit sehr wenigen einzustellenden Parametern (nur 18 im Vergleich z. B. zu den 80
Parametern des BSIM3v3-Modells). Das Modell deckt die gesamten Arbeitsbereiche eines Transistors ab und ist für verschiedene Simulatoren erhältlich.
Großsignal-Modell
des MOS-Transistors
Bei der Untersuchung der Schalter werden die dazu verwendeten Transistoren in
den verschiedenen Arbeitsbereichen untersucht. Verschiedene Arbeitsbereiche der
Transistoren gibt es in [3-28] und eine Zusammenfassung in [3-1] Kapitel D. Zur
2
3
nach „geschlossener Stromkreis“ oder nach „geschlossenem Schalthebel“
nach „offener Stromkreis“ oder nach „offenem Schalthebel“
3 Digital-analoge Schnittstelle
3.3 Schalter
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Festlegung und Definition der Spannungen am NMOS-Transistor dient Abb. 3.2.
Für den PMOS-Transistor werden die Spannungen und Ströme invertiert.
bulk
gate
source
VG
drain
ID
VS
VG
VD
VD
ID
source
drain
gate
bulk
n-channel MOS
Abb. 3.2:
VS
p-channel MOS
Festlegung und Konvention der Größen und Bezeichnungen am MOSTransistor
3.3.1 Idealer Schalter
Ein Schalter im hier verwendeten Sinne ist ein elektrisches Bauteil, welches zwei
Signale ’a’ und ’b’ miteinander verbinden oder voneinander trennen soll. Gesteuert
wird dies durch ein Schaltsignal ’c’ (Takt), welches den Schalter schließen lässt
(An-Zustand), wenn ’c’ oberhalb einer Schwellspannung liegt, bzw. öffnet wenn es
unterhalb einer Schwellspannung liegt (Aus-Zustand).
Die Eigenschaften eines idealen Schalters sind folgende:
1. ein unendlich großer Widerstand R OFF im Aus-Zustand,
2. ein Widerstand R ON =0 im An-Zustand,
3. keine kapazitive oder ohmsche Kopplung zwischen Schaltsignal ’c’ und Signalen ’a’ und ’b’,
4. keine Schaltverzögerung zwischen den beiden Zuständen,
5. keine Offsetspannung im An-Zustand und
6. keine Leckströme von ’a’ oder ’b’ gegen Masse.
Das Schaltbild eines idealen Schalters ist in folgender Abbildung dargestellt.
a
c='0'
a
c='1'
open = off
b
Abb. 3.3:
close = on
b
Schaltbild eines idealen Schalters
Die genannten idealen Größen geben die Ziel-Größen vor, nach denen die Schalter integrierter Schaltungen (MOS-Schalter) untersucht und dimensioniert werden
sollen. Im nächsten Abschnitt werden verschiedene MOS-Schalter untersucht und
es wird dargestellt, welche Maßnahmen man ergreifen kann, um Verbesserungen
der Schaltereigenschaften zu erreichen.
3.3.2 Nicht-idealer Schalter in verschiedenen CMOSTechnologien
Es ist denkbar, nicht-ideale Schalter mit verschiedenen elektronischen integrierb ar en B a u el e m e n t e n z u r e a li s ie r e n , z . B . m i t e i ne m M O S - Tr a ns i s t o r, e in e m
31
32
3 Digital-analoge Schnittstelle
3.3 Schalter
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Junction Feld-Effekt Transistor oder einem Bipolar-Transistor. Die beiden ersteren
sind als Schalter für Ströme und Spannungen geeignet, der letztere ist nur als
Schalter für Ströme geeignet. Junction-Feld-Effekt-Transistoren und Bipolar-Transistoren sind normalerweise nicht in Technologien für digitale Schaltung vorhanden.
Jede Technologie, die jedoch in größerem Maße digitale Funktionen integrieren
will, besitzt MOS-Transistoren. Daher sollen die Untersuchungen zu den nicht-idealen Schalter-Eigenschaften ausschließlich für MOS-Transistoren durchgeführt werden.
In [3-30] ist dargestellt, wie Ladungsspeicherung in MOS-Transistoren in SPICEModellen erfolgt. Eine einführende Darstellung von Nicht-Idealitäten von Schaltern,
Ladungsinjektion und Taktdurchgriff wird in [3-31] Abschnitt IV gegeben.
Einige Schaltereigenschaften oder Transistoreigenschaften werden für verschiedene Technologie-Generationen, von Standard-Technologien mit der Strukturbreite
0,8 µm bis zu hochmodernen Technologien mit der Strukturbreite 0,12 µm dargestellt unter Berücksichtung des Blickwinkels eines Chip-Designers. Es kann daran
ersehen werden, ob sich das Schalterdesign bei modernen Prozessen verändern
wird. Zum Vergleich der Simulationen verschiedener Technologien und um normierte Darstellungen zu erhalten, werden nach Möglichkeit für Schalter Minimaltransistoren oder Vielfache davon verwendet.
Gütekriterien, wie Leitwert im An- und Aus-Zustand, Leckströme, Kopplungskapazitäten, Ladungsinjektion (statisch) und Taktdurchgriff (dynamisch) sind Gegenstand der Untersuchung. In Abb. 3.4 sind die drei Grundarten von MOS-Schaltern
dargestellt.
NMOS
PMOS
b=Drain
c=Gate
Bulk
nc
a=Source
Abb. 3.4:
CMOS
b
b
c
a
nc
a
Verschiedene Typen eines Schalters mit MOS-Transistoren. Der
CMOS-Schalter besteht aus einem NMOS- und einem PMOS-Transistor
und wird auch als Transmissiongate bezeichnet.
Der NMOS-Schalter is t geeignet, niedrige Spannungspegel zu schalten, der
PMOS-Schalter, hohe Spannungspegel zu schalten, und der CMOS-Schalter kann
Spannungspegel im gesamten Spannungsbereich schalten. Der NMOS-Schalter
arbeitet so wie in Abb. 3.4 gezeigt mit dem Schaltsignal ’c’ und den beiden Signalen ’a’ und ’b’. Beim PMOS-Schalter ist das Schaltsignal ’nc’ invers in seiner Wertigkeit. Der CMOS-Schalter ist zusammengesetzt aus einem PMOS und NMOSTransistor und besitzt daher zwei Schaltsignale ’c’ und ’nc’, die invers angesteuert
werden müssen. Der CMOS-Schalter heisst auch Transmissiongate.
Kapazität en am Transistor sin d besonders w ichtig bei der Betr acht ung von
Ladungsinjektion und Taktdurchgriff. Diese Kapazitäten sind in die Spice-Modelle
der Transistoren eingebunden. Mit Hilfe der Kapazitäten werden die im Transistor
gespeicherten Ladungen beschrieben, die beim Schalten an die Signalleitungen ’a’
oder ’b’ abgegeben werden. Daher werden sie im Folgenden ausführlich betrachtet.
In Abb. 3.5 wird ein vereinfachtes Ersatzschaltbild für einen NMOS-Transistor im
An- und Aus-Zustand gezeigt. Es verdeutlicht die kapazitiven und resistiven Verhältnisse an Schaltern. Drei Kapazitäten sind von Bedeutung: die Gate-Bulk-Kapazität C GB , die Gate-Source-Kapazität C GS und die Gate-Drain-Kapazität C GD . Die
Kapazitäten zum Source und Drain setzten sich aus zwei Anteilen zusammen: einer
Kapazitäten
3 Digital-analoge Schnittstelle
3.3 Schalter
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Überlappkapazität C GSov bzw. C GDov, die durch die Unterdiffusion der Source- und
Drain-n + -Diffusionsgebiete unter das Polysilizium Gate zustandekommt, und der
Kanalkapazität C GSch bzw. C GDch , die sich zwischen dem Ladungsträgerkanal unter
dem Gate-Oxid und dem Gate-Anschluss bildet. Die Überlappkapazitäten ergeben
sich aus der längenspezifischen Kapazität C OV und der Weite des Transistors W:
C GSov =C GDov =WC OV und sind unabhängig vom Arbeitszustand. Die Kanalkapazitäten C GSch und C GDch hängen vom Arbeitszustand des Transistors und dem Produkt
aus flächenspezifischer Gate-Oxid-Kapazität C OX , der Länge L und Weite W des
Transistors ab.
Weak Inversion
OFF
a=Drain
R leakage
CDB
CGDov
CGB
Strong Inversion
a
ON
R
Bulk
R off /2
CDB
CGDov
c=Gate='0'
CGDch
c='1'
CGSch
Bulk
CGSov
R off /2
CGSov
αR o n
γR o n
βR o n
R leakage
C SB
b=Source
Abb. 3.5:
Bulk
leakage
R leakage
b
CDB
Einfache Modellierung eines NMOS-Schalters in Aus- und An-Zustand
Im Aus-Zustand (Off) gibt es vom Schaltsignal ’c’ aus gesehen zwei Arten von
Kapazitäten. Als erstes die beiden Überlappkapazitäten C GSov und C GDov. Als zweites ist unter dem Gate kein Kanal ausgebildet, und es gibt eine Gate-Bulk-Kapazität
C GB vom Gate zum Bulk. Zwei Widerstände sind zu betrachten: der Auswiderstand
R off zwischen ’a’ und ’b’ und die beiden Leckwiderstände R leakage an Source und
Drain. An Drain und Source gibt es außerdem die parasitären Sperrschicht-Kapazitäten C DB und C SB zum Bulk, der in Sperrrichtung geschalteten pn-Übergänge.
Im An-Zustand (On) haben die Überlappkapazitäten den gleichen Wert. Es gibt
eine Verlagerung der Gate-Bulk-Kapazität C GB zur Gate-Source- und Gate-DrainKanalkapazitäten C GSch und C GDch . Die Kapazitäten C GSch und C GD ch können
unterschiedlich groß sein in Abhängigkeit vom Arbeitszustand (vgl. [3-1] Abb. D.2)
des MOS-Transistors. Der Widerstand R on teilt sich auf in drei Teile α,β,γ (mit α+β+γ
=1) auf. Das Verhältnis von α,β,γ hängt vom Arbeitsbereich des Transistors ab. Im
An-Zustand (Triodenbereich) wird γ=1 angenommen.
Die Abhängigkeit der Kapazitäten C GB , C GS und C GD von der Gate-Spannung V G
ist in Abb. 3.6 dargestellt. Es handelt sich hier um das Simulationsergebnis eines
Minimal-NMOS-Transistors einer 0.8 µm-CMOS-Technologie. Am Gate wird eine
ansteigende Spannung V G angelegt, während der einfließende Strom ins Gate und
die abfließenden Ströme in Source, Drain und Bulk aufgezeichnet werden. Aus dem
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3 Digital-analoge Schnittstelle
3.3 Schalter
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Stromverlauf ergeben sich die Kapazitäten. Source und Bulk liegen hierbei auf 0 V,
Drain auf festem Potential von 1 V
Off
Saturation
On / Triode
WLCOX + 2WCOV
C Gtotal
2/3 WLCOX + 2WCOV
increase of COXGS,
not COXGD
C GB
C GS+CGD
2WC OV
depletion of holes
in the bulk
VTH
Abb. 3.6:
VD+VTH
Kapazitäten an einem NMOS-Transistor mit Minimalweite und -länge
(2,0 µm / 0,8 µm) in Abhängigkeit von der Gate-Spannung im Bereich 4 V bis 4 V. Die Drain-Spannung V D ist 1 V, die Bulk- und SourceSpannung sind V B =V S =0 V. Verschiedene Arbeitsbereiche sind am
Verlauf zu erkennen: Off, Saturation, On. (Simulation mit BSIM3v3)
Es sind drei Verläufe dargestellt: die totale Gate-Kapazität C Gtotal , welches die
Summe aus den beiden anderen Verläufen, der Summe aus Drain- und SourceKapazität und der Bulk-Kapazität ist. Man erkennt, dass sich die Gate-Source- und
die Gate-Drain-Kapazität im Aus-Zustand aus den Überlappkapazitäten
C GSov +C G Dov = 2WC O V zusammensetzen. Die Bulk-Kapazität C GB besteht aus
einer Serienschaltung der Gate-Oxid-Kapazität WLC OX und der Verarmungsregionskapazität C d . Die Reihenschaltung ergibt C GB = ( WLCOX )C d ⁄ ( WLC OX + Cd ) mit
Cd = WL ( qε SI N SUB ) ⁄ ( 2φ F ) und q der Elementarladung, ε SI der dielektrischen Konstante für Silizium, N SUB der Dotierungsatomkonzentration des Substrats und φ F
dem Fermi-Potential. Bei steigender Gate-Spannung werden die Substrat-Ladungsträger (Löcher) im p-Substrat verdrängt, welches zur Verminderung der Bulk-Kapazität führt. Sobald die Schwellspannung V TH überschritten wird, bildet sich ein
Kanal unter dem Gate aus. Der Transistor befindet sich sofort im Sättigungsbereich, d. h. es besteht eine leitende Verbindung vom Kanal zum Source. Über den
Abschnürpunkt (Pinch-Off-Point) ist das Drain vom Kanal getrennt. Die Gate-BulkKapazität C GB fällt stark ab. Demzufolge steigt die Gate-Source Kapazität C GS um
den Anteil der Gate-Source-Kanalkapazität C GSch = 2/3 WLC OX an. Der Faktor 2/3
ergibt sich aus der sinkenden Feldstärke entlang des Kanals [3-32]. Die Gate-Drain
Kapazität C DS bleibt konstant und besteht aus der Überlappkapazität C GDov.
Mit einer Simulation ist es schwierig, die Einzelkapazitäten von Gate zu Source
und Drain zu ermitteln. Dies liegt daran, dass, sobald die Gate-Spannung V G die
Schwellspannung V TH überschreitet, ein Arbeitsstrom von Drain nach Source zu
fließen beginnt. Jedenfalls genügt es nicht, die Gate-Spannung V G einfach ansteigen und sich die Einzelströme in Gate, Drain, Source und Bulk anzeigen zu lassen.
Überlagert man der gleichmäßig ansteigenden Gate-Spannung eine kleine Dreieckspannung, so ist an den Umschlagpunkten simulationstechnisch eine Unterscheidung zwischen Source- und Drain-Kapazität möglich.
3 Digital-analoge Schnittstelle
3.3 Schalter
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St ei gt d ie Ga te -S p ann ung übe r d ie S ch we ll span nu ng u nd D r ain - Sp ann un g
(V G >V TH +V D ), dann erreicht der Transistor den Triodenbereich. Der Kanal ist voll
ausgebildet und die Gate-Oxid-Kapazität WLC OX wird zur Hälfte dem Drain und zur
anderen Hälfte dem Source zugeordnet. Die Kapazität von Gate zu Source und
Drain steigt im Triodenbereich auf die Summe der Gate-Kanal-Kapazität WLC OX
und der beiden Überlappkapazitäten jeweils zu Drain und Source 2WC OV. Die GateB u l k - K a p a z i t ä t s i n k t i m Tr i o d e n b e r e i c h , w e i l d e r K a n a l d a s B u l k v o m G a t e
abschirmt.
In Abb. 3.7 sind die kapazitiven Verhältnisse an Minimal-NMOS-Transistoren mit
verschiedenden minimalen Strukturbreiten 0.6 µm, 0.35 µm, 0.25 µm und 0.12 µm
dargestellt.
a)
c)
Abb. 3.7:
b)
d)
(a-d) Kapazitäten an einem NMOS-Transistor in verschiedenen CMOS-Technologien: a)
0.6 µm, b) 0.35 µm c) 0.25 µm, d) 0.12 µm in Abhängigkeit der Gate-Spannung im Bereich
oberhalb 0 V. (Simulation mit BSIM3v3)
Das prinzipielle Verhalten der Kapazitäten ist ähnlich wie bei 0.8 µm. Es kann
zwischen den verschiedenen Arbeitsbereichen (An, Sättigung, Aus) des Transistors
unterschieden werden. Ein zusätzlicher Kapazitätsverlauf ist in Abb. 3.7 (a-d) dargestellt und zwar der Verlauf, in dem die Transistoren nur in Sättigung bleiben
(’only saturation’). Hier ist die Drain-Spannung V D gleich der Versorgungsspannung: V D =V DD . Die Transistoren bleiben immer in Sättigung und die Kapazitätsk ur v e v er l ä u f t w a ag e r e c h t w ei t e r u n d g e h t n ic h t i n de n Tr i o d en b e r e ic h . E i n
Modellierungsfehler ist bei 0.25 µm in c) zu sehen. Der Übergang vom Aus- in den
Sättigungszustand ist zu steil. Dies führt leicht zu Konvergenzschwierigkeiten des
Simulators vom Übergang des einen in den anderen Zustand. Für Strukturbreiten
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36
3 Digital-analoge Schnittstelle
3.3 Schalter
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mit 0 .12 µ m in d) sind die Ka pazit äten C G S u nd C D S auch im nicht le iten den
Zustand abhängig von der Drain-Spannung V D . Dies ist erkennbar beim Vergleich
der Verläufe der Gesamt-Gate-Kapazität mit einer Drain-Spannung V D =0.6 V (Gate
(total)) und der Gesamt-Gate-Kapazität mit V D =1.6 V, also nur im Sättigungsbereich
(Gate (total, only Sat.)). Dies ist ein Unterschied zu den Technologien größerer
Strukturbreite.
Die Kapazitäten sinken vom Prozess 0.8 µm zu 0.12 µm um etwa eine Größenordnung. Die Kapazitäten tragen beim Schalten zu Ladungsinjektion und Taktdurchgriff bei.
Weitere relevante Kapazitäten am Transistor sind die Sperrschicht-Kapazitäten
C PN der pn-Übergänge in Source und Drain zum Bulk C SB bzw. C DB . Diese sind
nichtlinear und hängen von der angelegten Sperrspannung (reverse) V RPN ab. Je
größer die Sperrspannung V PN , desto weiter wird die raumladungsfreie Zone und
desto kleiner werden die Kapazitäten C SB und C DB . In Abb. 3.8 ist für einen ausgeschalteten NMOS-Transistor in 0.8 µm-CMOS-Technologie die Sperrschicht-Kapazität C DB von Drain zum Bulk (pn-Junction Capacity to Bulk) im Vergleich zur der
Gate-Drain-Überlappkapazität C GDov (Capacity to Gate) dargestellt. Während die
Überlappkapazität C GDov einen konstanten Wert besitzt, fällt C DB kontinuierlich.
Abb. 3.8:
Sperrschicht-Kapazität des pn-Übergangs von Drain nach Bulk im
Vergleich zur Gate-Überlappkapazität bei einem Minimal NMOSTransistor in 0.8 µm CMOS in schwacher Inversion. Die SperrschichtKapazität fällt mit steigender Sperrspannung (Drain Voltage) wegen
Ausweitung der raumladungsfreien Zone. (Simulation mit BSIM3v3)
Die Sperrschicht-Kapazität wird unterteilt in zwei Anteile: einen Umrandungsanteil
C JSW (sidewall) und einen Bodenflächen-Anteil C J . Die Unterteilung ist sinnvoll,
weil Transistoren mit gleicher geometrischen Form des Gates durchaus verschiedene Source- und Drain-Umrandungen oder -Bodenflächen haben können. Einschließlich der Nichtlinearität beschreibt die empirische Gleichung Gl. (3.1) diese
Kapazität am Besten.
WL SD ⋅ C J
2 ( W + L SD ) ⋅ C JSW
- + -----------------------------------------------------C PN = ------------------------------------------------m
m
( 1 + V RPN ⁄ ( 2φ F ) ) J ( 1 + V RPN ⁄ ( 2φ F ) ) JSW
(3.1)
Sperrschichtkapazität des pn-Übergang
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3 Digital-analoge Schnittstelle
3.3 Schalter
Mit der Länge L SD des Source- bzw. Drain-Gebietes ist der Abstand gemeint, wie
weit das Diffusionsgebiet seitlich das Polysilizium-Gate übersteht. φ F ist das Fermipotential. Die Potenzen m J und m JSW liegen typischerweise zwischen 0.3 und 0.5
([2-12] S. 30). Physikalisch abgeleitete Gleichungen der Sperrschichtkapazität
eines einseitig abrupten pn-Übergangs in führen hier nicht weiter ([3-15] S. 79). Für
de n D r ain - u nd S o ur ce- p n- Ü ber ga ng des N M O S- Tra nsi st or s ( 0. 8 µ m CM OS)
beträgt: C J =0.29 fF/µm 2 , m J =0.46, C JSW = 0.23 fF/µm, m JSW =0.33 und die minimale
seitliche Länge L SD =2.3 µm.
Die Sperrschicht-Kapazität spielt weniger beim Taktdurchgriff eine Rolle, als bei
Ausgleichsvorgängen, wenn MOS-Schalter eingeschaltet werden.
On-Leitwerte
Die MOS-Schalter haben einen endlichen Leitwert G ON bzw. einen minimalen
Widerstand R ON , wenn sie eingeschaltet sind. Dieser hängt von der Gate-Spannung, dem zu schaltenden Potential, den Weiten und Längen der Transistoren und
dem Schaltertyp (vgl. Abb. 3.4) ab. In Abb. 3.9 (a-f) ist die Leitfähigkeit der Schalter für verschiedene Technologien über den identischen Spannungspegeln (V S =V D )
an Source und Drain dargestellt. Jeweils ein Graph ist für einen NMOS-, einen
PMOS- und einen CMOS-Schalter (TGATE) dargestellt.
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3 Digital-analoge Schnittstelle
3.3 Schalter
a)
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b)
P 4.8µm/0.8µm
N 2.0µm/0.8µm
P 4.8µm/0.8µm
N 2.0µm/0.8µm
Conductance Gap
d)
c)
P 2.8µm/0.6µm
N 0.8µm/0.6µm
e)
f)
P 1.3µm/0.25µm
N 0.3µm/0.25µm
Abb. 3.9:
P 2.0µm/0.35µm
N 0.6µm/0.35µm
P 0.72µm/0.12µm
N 0.16µm/0.12µm
(a-f) Leitwerte von MOS-Schaltern in verschiedenen Technologien über dem Gleichanteil
(Common Mode Input) des zu schaltenden Signals an Source und Drain: a) 0.8 µm, b) 0.8 µm
mit niedriger Versorgungsspannung und Lücke in der Leitfähigkeit im mittleren Spannungsbereich, c) 0.6 µm, d) 0.35 µm, e) 0.25 µm, f) 0.12 µm. Die Leitwerte sind für PMOS-Schalter,
NMOS-Schalter und CMOS-Schalter (TGATE) dargestellt. (Simulation mit BSIM3v3)
Beim CMOS-Schalter addieren sich die Leitwerte der PMOS- und NMOS-Schalter.
Der NMOS-Transistor ist als Minimal-Transistor ausgelegt worden, d. h. W und L
sind so klein wie möglich gewählt worden. Die Länge des PMOS-Transistors ist
ebenfalls minimal. Die Weite des PMOS-Transistors muss größer sein um den
schlechteren Stromkennwert β P von PMOS-Transistoren im Vergleich zu β N auszu-
3 Digital-analoge Schnittstelle
3.3 Schalter
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gleichen. Die Weite wird so gewählt, dass der maximale Leitwert des PMOS-Transistor etwa dem maximal möglichen Leitwert des NMOS-Transistors entspricht.
In den Kurven (a-f) kann man deutlich die Arbeitsbereiche der Schalter ablesen.
Die PMOS-Schalter leiten für hohe Spannungspegel, die NMOS-Schalter leiten für
niedrige Spannungspegel. CMOS-Schalter (TGATE) leiten im gesamten Spannungsbereich. Sinkt die Versorgungsspannung unter einen gewissen Wert (b), so
bildet sic h eine Leitwert-Lücke im mittleren Spannungsbereich aus. Dies liegt
daran, dass in diesem Bereich weder für Drain noch für Source die Schwellspannung V TH überschritten ist, sich kein Kanal ausgebildet hat und der Transistor im
Aus-Zustand (Weak Inversion) bleibt. Der Spannungsbereich der Leitwert-Lücke ist
die verbotene Zone, in der sich niemals sowohl Drain als auch Source gleichzeitig
befinden dürfen. Eine mögliche Abhilfe diesen Bereich zu verlassen ist die, dass
eine Schaltungstechnik verwendet wird, bei denen Pin ’a’ oder Pin ’b’ (Drain oder
Source) gegen VDD oder VSS geschaltet sind. Dies ermöglicht dem Schalter über
den Sättigungsbereich eine leitende Verbindung herzustellen. Darauf wird bei den
Low-Voltage-Schaltern in [3-1] Kapitel B eingegangen.
Bei der Entwicklung der Leitwerte bei verschiedenen Technologien ist zu verzeichnen, dass die Leitwerte für die NMOS-Transistoren nicht wesentlich schlechter
werden, obwohl die Transistoren deutlich kleiner werden. Sie bleiben im Bereich
von etwa 200 µS. Für die PMOS-Transistoren gilt dies nicht. Sie werden im Vergleich zu den NMOS-Transistoren schlechter. Um bei PMOS-Transistoren einen
ähnlichen Leitwert wie bei NMOS-Transistoren zu realisieren, müssen die Weiten
der PMOS-Transistoren für neueste Technologien immer größer im Vergleich zu
den NMOS-Transistoren werden.
Off-Leitwerte und
Leckströme
Ist der MOS-Schalter abgeschaltet, so gibt es verschiedene Leckströme: den OffStrom und den Diodensperrstrom. Die Betrachtung der Leckströme ist notwendig,
um abschätzen zu können, w ie lange Ladungen mit Schaltern in Kapazitäten
gespeichert werden können. Ebenso bekom mt man einen Eindr uck, wie klein
Ströme sein dürfen, die noch geschaltet werden sollen, ohne dass sie direkt im
Schalter „verschwinden“.
Bei schwacher Inversion gibt es zwischen Source und Drain einen Strom, der
durch wenige vorhandene Ladungsträger unter dem Gate verursacht wird. Von
Drain und Source gibt es immer einen Dioden-Sperrstrom in das Substrat (Bulk).
Diese Ströme hängen stark von der Temperatur ab, insbesondere der DiodenSperrstrom. Um die Leckströme zu bestimmen, wurde folgende Messanordnung
gewählt:
VDD
IP G
IP S
V Source
IP D
V Drain
IP B
IN B
IN S
IN D
IN G
I P D = PMOS Drain Current
I PS = PMOS Source Current
I PB = PMOS Bulk Current
I P G = PMOS Gate Current
IN D
IN S
IN B
IN G
=
=
=
=
NMOS
NMOS
NMOS
NMOS
Drain Current
Source Current
Bulk Current
Gate Current
VSS
Abb. 3.10: Messanordnung für die Leckströme an einem CMOS-Schalter. Die
Source-Spannung V Source wird kontinuierlich erhöht bis VDD, während
die Drain-Spannung V Drain auf Masse liegt. Die verschiedene Ströme
werden simuliert.
39
40
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Die Stromrichtung in die Anschlüsse Source, Drain, Gate und Bulk hinein zählt
positiv. Als Dimensionierung für die Weiten und Längen der Transistoren sind die
NMOS-Transistoren minimal gewählt worden. Die PMOS-Transistoren sind auf die
gleichen Weiten gesetzt worden, wie bei der Bestimmung der On-Leitwerte.
Der CMOS-Schalter ist ausgeschaltet (V G =0 V). Drain liegt auf Masse (V D =0 V).
Die Spannung an Source V S wird kontinuierlich erhöht, bis die obere Versorgungsspannung VDD erreicht ist. Alle Einzelströme werden aufgezeichnet. In
Abb. 3.11 (a-b) sind die Simulationsergebnisse dargestellt.
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a)
b)
Abb. 3.11: (a-b) Leckströme am ausgeschalteten CMOS-Schalter in 0.8 µm (a)
bei 27°C mit typischen und (b) bei 120°C mit ’worst power’ TransistorModellen. Alle Ströme sind über der ansteigenden Source-Spannung
dargestellt. Für die Definition der Stromrichtung siehe Abb. 3.10.
(Simulation mit BSIM3v3)
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Die Leckströme sind für den CMOS-Schalter in 0.8 µm (a) bei 27°C mit „typischen“ und (b) bei 120°C mit „worst power“ Transistor-Modellen über der ansteigenden Source-Spannung dargestellt.
Für den NMOS-Transistor zeigt (a1) den linear wachsenden Source-Strom, der
vollständig über den negativ wachsenden Strom des Drains abfließt, für den PMOSTransistor wird es in (a2) gezeigt . Der NMOS- und der PMOS-Transistor werden
bei schwacher Inversion als Widerstände modelliert. Der Diodensperrstrom von
Source in den Bulk (Substrat) in (a3) ist vernachlässigbar klein. Über das Gate (a4)
fließt überhaupt kein Strom.
Bei Erhöhung der Temperatur von 27°C auf 120°C steigt beim NMOS-Transistor
der Source-Bulk-Strom, d. h. der Diodensperrstrom von Source nach Bulk, betragsmäßig von -50 aA auf -7 pA (vgl. (a3) NMOS mit (b3) NMOS). Beim PMOS-Transistor fließt der Bulk-Strom als Diodensperrstrom nach Source und Drain, da hier
nach der Beschaltung aus Abb. 3.10 Drain und Bulk nicht auf dem gleichen Potential liegen. Bei einer Temperaturerhöhung von 27°C auf 120°C steigt er von 800 aA
auf 120 pA. Bei V Source =VSS teilt sich der Bulkstrom gleichmäßig auf Source und
Drain auf (vgl. (a3) PMOS mit (b3) PMOS). Die Diodensperrströme erreichen nun
die Größenordnung des Leckströme von Source nach Drain durch den nicht ausgebildeten Kanal. Ab einer gewissen Source Spannung stellt sich ein konstanter
Sperrstrom ein.
Zu beachten ist das entgegengesetzte Vorzeichen von NMOS- und PMOS-Sperrstrom, d. h. der NMOS Bulk-Strom führt zu einem Entladen von Source, der PMOS
Bulk-Strom führt zu einem Aufladen von Source.
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a)
b)
c)
d)
e)
f)
Abb. 3.12: (a-f) Leckströme (Off-Ströme und Dioden-Sperrströme) bei weiteren Technologien: (a) 0.6
µm, T=120°C, Worst-Power-Modelle; (b) 0.35 µm, T=120°C, Worst-Power-Modelle; (c) 0.25
µm, T=27°C, Typische Modelle; (d) 0.25 µm, T=120°C, Worst-Power-Modelle; (e) 0.12 µm,
T=27°C, Typische Modelle; (f) 0.12 µm, T=120°C, Worst-Power-Modelle. Die Modellierung ist
bei den verschiedenen Prozessen nicht wesentlich unterschiedlich und verhält sich so wie bei
0.8 µm in Abb. 3.11. (Simulation mit BSIM3v3)
43
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Bei hohen Temperaturen setzt sich der Source-Strom für den NMOS-Transistor in
Abb. 3.11 (b1) aus zwei Anteilen zusammen: 1. Der Bulk-Strom (Dioden-Sperrstrom) wird beim steilen Anstieg des Source-Stromes bei niedrigen Source-Spannungen sichtbar. 2. Der Strom von Source nach zum Drain steigt überproportional
mit steigender Source-Spannung. Der Source-Strom für den PMOS-Transistor in
(b2) setzt sich ebenfalls aus diesen zwei Anteilen zusammen: Beginnend mit einem
Diodensperrstrom von -60 pA bei niedriger Source-Spannung, d. h. der gesamte
Strom fließt vom Bulk zum Source, kommt es langsam zu einem ansteigenden
Leckstrom von Source nach Drain. Erreicht die Source-Spannung V Source nahezu
die Versorgungsspannung VDD=5 V hört der Diodensperrstrom Bulk zum Source
auf zu fließen und es bleibt nur noch der positive Source-Drain-Strom von 20 pA
übrig.
Für weitere Technologien sind die Leckströme simuliert worden. In Abb. 3.12 sind
die Ergebnisse dargestellt. Die Ergebnisse der Leckströme der verschiedenen
Technologien sind in Tab. 3.1 zusammengefaßt.
Die Bandbreite eines abtastenden Systems bestimmt sich aus dem Widerstand
R ON des Schalters und der Abtastkapazität C ([2-11] S.145 ff). Ein abtastendes
System ist in Abb. 3.13 zu sehen.
Sampling System
Equivalent Noise System
VDD
R ON
R ON
V IN
C
V OUT
C
V Ron 2
VSS
V OUT
VSS
Abb. 3.13: Bandbreite und Rauschen des abgetasteten Systems
Im eingeschalteten Zustand, stellt der Schalter einen Tiefpass erster Ordnung da.
Die Übertragungsfunktion von V IN nach V OUT im Laplace-Bereich ergibt sich zu
V OUT
1
------------- ( f ) = ---------------------VIN
1 + j2πfτ
(3.2)
mit der Zeitkonstanten
τ = C ⁄ G ON = CR ON
(3.3)
welche die charakteristische Zeit zum Einschwingen des Systems darstellt. Die
Z eitkonstante τ st ellt die 1/e- Zeit da, na ch der die S pannung V O U T bei ei ner
Sprungfunktion am Eingang V IN bis auf 1/e vom Endwert herangekommen ist.
Die Bandbreite f 3dB des Systems, bei der das Signal V IN über den Schalter auf
1 ⁄ 2 seiner Amplitude gedämpft wird, berechnet sich mit
1
f3dB = --------(3.4)
2πτ
Wie in Abb. 3.9 zu erkennen ist, hängt der On-Widerstand R ON bzw. der On-Leitwert G ON vom Signal-Pegel ab. Insbesondere bei CMOS-Schaltern mit mittlerer
Signalspannung ist der Leitwert geringer, wodurch sich eine größere Signaldämpfung ergibt. Diese von der Signalspannung abhängige Dämpfung führt zu einer
Nichtlinearität der Schaltung. Um sie zu vermeiden, sollte die Bandbreite des
abtastenden Systems bei minimalem On-Leitwert G ON des Schalters deutlich oberhalb der Bandbreite des Signals liegen.
Um eine Abtastgenauigkeit von N Bit für einen A/D-Umsetzer zu erreichen, muss
man die Zeit t N abwarten, bis sich V OUT richtig eingestellt hat. Die Zeit t N ergibt
sich aus der Auflösung des niederwertigsten Bits des Umsetzers (LSB) mit 1/(2 N )
und mit der Zeittransformierten von (3.2) zu
Bandbreite und
Rauschen
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tN = τ ⋅ N ⋅ ln 2
(3.5)
Man kann den realen On-Widerstand des Schalters auftrennen in einen idealen
Widerstand und seine weiße spektrale Rauschleistungsdichte S Ron , die seiner weißen Rauschspannung entspricht
2
S Ron ( f ) = V Ron = 4kTRON
mit der Einheit V 2 /Hz. Die weiße Rauschleistungsdichte wird durch den Tiefpass
gefiltert. Es ergibt sich die folgende spektrale Leistungsdichte S OUT an der AbtastKapazität C
VOUT 2
S OUT ( f ) = S Ron ( f ) ⋅ ------------- ( f )
V IN
(3.6)
Das Integral der spektralen Leistungsdichte S OUT (f) über den gesamten Fre2
quenzbereich ergibt das mittlere Rausch-Spannungsquadrat V OUT an der Kapazität
∞
2
1
V OUT = 4kTR ON ∫ ------------------------------------------df
2 2
2 2
0 1 + 4π R
ON C f
(3.7)
Mit
1
- dx
∫ ------------2
1+x
= atan x
(3.8)
ergibt sich nach Lösen des Integrals für die Rauschspannung
2
kT
V OUT = -----C
mit der Einheit V 2 . Um die äquivalente effektive Rauschspannung zu erhalten,
berechnet man kT ⁄ C . Bemerkenswert ist hier, dass die Rauschspannung nicht
mehr vom Widerstand R ON des Schalters abhängt, sondern nur von der AbtastKapazität C. Je größer die Kapazität, desto kleiner das Rauschen. Anschaulich wird
die Unabhängigkeit von R ON dadurch, dass ein kleiner Widerstand zwar ein kleineres Rauschen, jedoch das Abtastsystem eine höhere Bandbreite besitzt und damit
wieder mehr Rauschen hat.
Für die Schaltungsrealisierung muss ein Kompromiß zwischen Bandbreite, Rauschen und Größe des Schalters gefunden werden. Ein geringes Rauschen erfordert
ein großes C. Ein großes C erfordert bei gleichbleibender Bandbreite (Zeitkonstante τ) einen kleinen On-Widerstand R ON , also große Schalttransistoren. Große
Schalttransistoren verursachen jedoch, wie im folgenden untersucht wird, große
Signalstörungen durch Ladungsinjektion und Taktdurchgriff.
Zusammenfassung
In Tab. 3.1 sind die charakteristischen Eigenschaften der verschiedenen Technologien zusammengefaßt. Um die Technologien miteinander vergleichen zu können,
wurden folgende Normierungen bei den Simulationen vorgenommen:
1.
Die Schalter werden mit Minimal-NMOS-Transistoren entworfen, d. h. mit
minimaler Länge und minimaler Weite. Dies verspricht die geringsten Störungen durch Ladungsinjektionen.
2.
Die PMOS-Transistoren werden für zwei Fälle betrachtet. Entweder werden
sie so groß gewählt (Big-PMOS), dass sie einen vergleichbaren Leitwert bei
einer Signalspannung um VDD haben, wie die NMOS-Transistoren bei einer
Signalspannung um VSS, oder sie werden ebenfalls als Minimal-Transistoren
entworfen.
3.
Die Abtastkapazitäten oder Lasten für einen Schalter werden relativ zu der
Größe der Schalt-Transistoren entworfen. Es wird festgelegt, dass die Last
für jeden Schalttransistor aus den Gate-Kapazitäten von genau fünf identischen Transistoren aufgebaut ist. Die fünf Transistoren haben jeweils die
gleiche Weite und Länge wie der Schalttransistor. Das bedeutet, dass ein
NMOS-Schalter als Last die Gates von fünf NMOS-Transistoren, ein Big-
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PMOS-Schalter als Last die Gates von fünf Big-PMOS-Transistoren und ein
CMOS-Schalter als Last sowohl fünf NMOS als auch fünf PMOS-Transistoren
als Last erhält. Die Last fünfach so groß so wählen, wie die Schalter
erscheint erst einmal willkürlich. Sie stellt aber eine in der Praxis minimal
sinnvolle Last da. Mit dieser Last wird die maximaler Bandbreite abgeschätzt. Keine Last zu Verwenden macht keinen Sinn. In Abb. 3.14 auf
Seite 48 ist die Simulationsschaltung dargestellt: ein CMOS-Schalter mit
zwei Minimal-NMOS-Transisoren (T SN ) und zwei Minmal-PMOS-Transistoren
(T SP ) dargestellt, als Last an den Knoten ’a’ und ’b’ wird die fünffache Last,
also jeweils die Gates von zehn Minimal-NMOS-Transistoren (T CNA , T CNB )
und von zehn Minimal-PMOS-Transistoren (T CPA , T CPB ) gewählt.
Tabelle 3.1: Charakteristische Eigenschaften von Schaltern in verschiedenen
Technologien
Charakteristik \ Technologie
Unit
0.8 µm
0.6 µm
0.35 µm
0.25 µm
0.12 µm
minimale Länge
µm
0.8
0.6
0.35
0.25
0.12
minimale Weite
µm
2.0
0.8
0.6
0.3
0.16
Weite Big-PMOS
µm
4.8
2.8
2
1.3
0.72
Stromkennwert -Verhältnis
PMOS:NMOS βN/βP
-
2.4
3.5
3.3
4.3
4.5
Überlappkapazität NMOS WCOV
fF
0.43
0.28
0.12
0.09
0.04
Gate-Oxid-Kapazität NMOS WLCOX
fF
0.98
0.68
0.92
0.38
0.074
typische Versorgungsspannung
V
5.0
3.0
3.0
2.5
1.5
minimaler ON-Leitwert
µS
330
200
180
200
120
maximaler ON-Leitwert
µS
420
250
280
320
400
maximaler ON-Widerstand
kΩ
3.0
5.0
5.5
5.0
8.3
minimaler ON-Widerstand
kΩ
2.4
4.0
3.6
3.1
2.5
NMOS OFF-Widerstand T=27°C
GΩ
1000
-
-
120
187
NMOS OFF-Widerstand T=120°C
GΩ
60
300
125
0.48
6.2
PMOS OFF-Widerstand T=27°C
GΩ
1000
-
-
800
750
PMOS OFF-Widerstand T=120°C
GΩ
1000
1000
600
-
6
NMOS Diodensperrstrom T=27°C
fA
0.05
-
-
1
10
NMOS Diodensperrstrom T=120°C
pA
6.0
1.7
2.5
700
0.5
PMOS Diodensperrstrom T=27°C
fA
0.9
-
-
1.8
11
PMOS Diodensperrstrom T=120°C
pA
120
46
23
250
0.19
Gate-Kapazität von fünf MinimalNMOS-Transistoren
fF
9.2
6.2
5.8
2.8
0.77
3dB Bandbreite bei fünffach Last
NMOS-Switch
GHz
5.6
5.1
4.9
11
25
mV
0.66
0.8
0.83
1.2
2.3
Effektive Rauschspannung
NMOS-Switch, T=25°C
kT ⁄ C
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3.4 Statische und dynamische Schalter
Zur Berechnung der Gate-Kapazität von fünf Minimal-NMOS-Transistoren in Tab.
3.1, wird hier die Summe von zehnmal der Überlappkapazität (jeweils für Drain und
Source) und fünfmal der Gate-Oxid-Kapazität im Triodenbereich (bei ausgebildetem
Kanal) angenommen. Die Bandbreite wird nach Gl. (3.4) berechnet, wobei der minimale ON-Leitwert angenommen wird. Für die effektive Rauschspannung wird für C
die Gate-Kapazität von 5 Minimal-NMOS-Transistoren angenommen.
Die Bandbreite steigt mit neueren Technologien, weil die Leitwerte der Transistoren etwa gleich bleiben und sich die Kapazitäten deutlich verkleinern. Die effektiven
Rauschspannungen bei neueren Technologien sind beträchtlich aufgrund der großen Bandbreite bzw. der kleineren Lastkapazität.
3.4 Statische und dynamische Schalter
Zwischen zwei Schalterklassen muss unterschieden werden: den statischen und
den dynamischen Schaltern.
3.4.1 Statische Schalter
Verwendung im
Entwurf in Kapitel 5
Statische Schalter werden beim Entwurf in der exponentiellen Stromquelle benötigt, um den konstanten Strom für die Frequenz einzustellen (vgl. Abb. 5.19 auf
Seite 104).
Nachdem im vorherigen Abschnitt die grundlegenden Eigenschaften von MOSSchaltern geklärt wurden, werden hier nun diese Eigenschaften unter dem Aspekt
von verschiedenen Anwendungen von Schaltern untersucht.
Statische Schalter sind eine solche Anwendung. Statische Schalter sind Schalter,
die sehr selten geschaltet werden. Leitwert, Bandbreite, Rauschen und Matching
sind entscheidend. Timing, Ladungsinjektion und Taktdurchgriff haben hier keine
Bedeutung.
Nun könnte man fragen, wieso man Schalter benötigt, die fast nie schalten. Vier
Beispiele verdeutlichen auch deren Zweck.
Power-Down-Schalter s ind sehr hilfreich für Energieers parnis in Low-Power
Anwendungen. Des weiteren ermöglichen sie, beim Testen des ICs die Ruhestromaufnahme genau zu definieren und damit einen einfachen ersten Parametertest
durchzuführen, bevor weitere Test nötig sind. Um Ströme statisch zu schalten, verwendet man am besten Drain-Schalter oder Gate-Schalter (Kap. 2.1).
Trimmschaltungen von Referenzen können den Yield einer analogen Schaltung
deutlich erhöhen. Mit der trimmbaren Bandgap-Schaltung in Abb. 2.2 auf Seite 15,
die in einem IC für Chip-Geldkarten-Anwendungen eingesetzt wird, kann der Yield
von 60% auf 90% erhöht werden. Das IC soll zwei geregelte Versorgungsspannungen von 3V ±5% und 5V ±5% zur Verfügung stellen. Die ungetrimmte zur Verfügung
stehende Bandgap-Spannungs-Referenz schwankte deutlich mehr. Das Trimmen
erfolgt beim Testen über das Durchbrennen von Zener-Dioden. Diese Zener-Dioden
werden beim Anlegen der Versorgungsspannung an den IC automatisch digital
gesteuert ausgelesen und die entsprechenden Schalter in der Trimmschalter richtig
gesetzt.
Bei einer weiteren Anwendung im Messtechnikbereich mit Drucksensoren werden die erheblichen Nichtlinearitäten eines kapazitiven Drucksensors in einem auf
dem gleichen Hybrid untergebrachten Mixed-Signal-Messchip mit Polynom-Berechnung kompensiert. Die Koeffizienten der Polynome werden durch programmierbare
Zener-Dioden eingestellt [3-33],[A-10].
47
48
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3.4 Statische und dynamische Schalter
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Der I 2 C-Bus, ein serieller Datenbus mit einem Takt und einer Datenleitung, definiert und genormt von der Firma Philips [3-34], kann interne Register in einem Chip
ansprechen. Diese Register können analoge Funktionen über Schalter beeinflussen. Diese Einflussnahme erfolgt in erster Linie statisch, z. B. einmal zum Einstellen von analogen Eigenschaften.
3.4.2 Dynamische Schalter
Dynamische Schalter werden beim Entwurf z. B. im Dreieckgenerator bei den
Stromschaltern (vgl. Abb. 5.16, Seite 100) oder in der multifunktionalen Sample&Hold-Stufe (vgl. Abb. 2.9, Seite 22) verwendet. Ladungsinjektion und Taktdurchgriff müssen hier sehr klein gehalten werden.
Dynamis che Schalter sind Schalter, deren Zweck es ist, kontinuierlich ihren
Zustand zu ändern, ohne dabei das Signal wesentlich zu beeinflussen oder den
Schaltvorgang zu verzögern.
Um das zu erreichen, müssen geeignete Schalter verwendet werden. Drei Eigenschalten treten bei dynamisc hen Schalter zus ätzlich zu denen des statischen
Schalters auf: Ladungsinjektion, Taktdurchgriff und Geschwindigkeit. Mit den
Begriffen Ladungsinjektion und Taktdurchgriff wird der Einfluss des Schaltsignals
auf das zu schaltende Signal geschrieben. Mit Geschwindigkeit wird ausgedrückt,
wie schnell ein Schalter schalten kann. Der Source-Strom-Schalter aus Abschnitt
2.1 stellt einen guten dynamischen Stromschalter dar, insbesondere in Bezug auf
Geschwindigkeit. Ansonsten ist Geschwindigkeit eine Frage der Treiber der Schaltsignale und der Größe der Schalter. Im Folgenden werden Ladungsinjektion und
Taktdurchgriff definiert und untersucht.
In Abb. 3.14 ist die Schaltung dargestellt, mit der Ladungsinjektion und Taktdurchgriff untersucht werden. Sie ist abgeleitet aus [3-31] Fig. 19. Die Schaltsignale ’c’ und ’nc’ wirken sich über die Schalttransistoren (Switch) T SP und T SN auf
die Signale ’a’ und ’b’ aus. Die Schalttransistoren bestehen aus zwei parallel
geschalteten Minimal-Transistoren (2x). Es sind deshalb zwei, weil ihnen später zur
Ladungskompensation Transistoren einfacher Größe (1x) zur Seite gestellt werden.
Ihnen ist als Last (Load) an den Anschlüssen ’a’ und ’b’ ihre fünffache Last (10x)
mit den Transistoren T CNA , T CPA , T CPB und T CNB zugeordnet. Diese Last, welche
relativ zur Größe der Schalttransistoren gewählt ist, erlaubt einen Vergleich zwischen den einzelnen Schaltertypen und Technologien. Der Innenwiderstand R IN der
Eingangsquelle V IN wird variiert zwischen den zwei Extremen: einem unendlich
hohen Widerstand R IN = ∞ und einem Widerstand R IN =0.
VDD
VDD
nc
10xP
10xP
T CPA
V IN
R IN
a
T SP
2xP
T CPB
b
2xN
T CNA
T SN
10xN
VSS
Input Signal
Load
T CNB
10xN
c
Switch
VSS
Load
Abb. 3.14: Schaltung zur Untersuchung der Ladungsinjektion und des Taktdurchgriffs bei NMOS-, PMOS- oder CMOS-Schaltern.
Verwendung im
Entwurf in Kapitel 5
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3.4 Statische und dynamische Schalter
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Simulationen für NMOS-Schalter werden nur mit den Transistoren T SN , T CNA und
T CNB durchgeführt, für PMOS-Schalter nur mit den Transistoren T SP, T CA und T PB
und für CMOS-Schalter mit allen Transistoren.
3.4.3 Ladungsinjektion und Taktdurchgriff
Ladungsinjektion (Charge Injection) und Taktdurchgriff (Clock Feed Through) sollen im Folgenden definiert werden. Diese Definitionen orientieren sich an dem
Ergebnis der Störung für die Signale bei ’a’ und ’b’.
Ladungsinjektion
- Charge Injection
Definition: „Die Ladungsinjektion ist eine durch injizierte Ladungen verursachte
Spannungsabweichung ∆V INJ in den Signalen ’a’ und ’b’. Diese Ladungen werden
beim Übergang des Schaltzustandes eines Schalter in die Anschlüsse ’a’ und ’b’
injiziert und verbleiben dort. ∆V INJ ist die Differenz zwischen dem erhaltenen IstSpannungswert des realen Schalter und dem erwarteten Soll-Spannungswert bei
der Verwendung eines idealen Schalters nach Abschluss des Schaltvorgangs.“
Bei MOS-Schaltern kommen diese Ladungen aus dem Kanal und aus den Überlappkapazitäten (vgl. Abb. 3.5 C GSch , C GSov ). (In der Literatur wird manchmal nur
die Ladung aus dem Kanal zur Ladungsinjektion zugehörig angesehen.) Diese
Ladungen führen in den Abtastkapazitäten an den Anschlüssen ’a’ und ’b’ zu einer
evtl. erheblichen konstanten Spannungsdifferenz ∆V INJ .
Der Fehler (Error) durch Ladungsinjektion E INJ wird als Quotient der Spannungsdifferenz ∆V INJ zur Versorgungsspannung VDD definiert.
∆VINJ
E INJ = --------------VDD
(3.9)
Sei z. B. bei einem NMOS-Schalter die Kanal- und Überlappkapazität des Transistor T SN von ’c’ nach ’b’ 20 fF, die Lastkapazität des Transistors T CNB C=1 pF, so
ergibt sich bei einem Taktsignal ’c’ von 5 V fallend auf 0 V eine beachtliche Spannungsdifferenz von ∆V INJ = -100 mV also E INJ=-2%. Noch während des Abschaltens
können über Pin ’a’ und über einen kleinem R IN injizierte Ladungen zur treibenden
Spannung V IN abfließen. Dies verkleinert ggf. den möglichen Fehler.
Taktdurchgriff Clock Feedthrough
Definition: „Der Taktdurchgriff ist eine Störung in den Signalen ’a’ und ’b’, die
während der Änderung des Taktsignals auftritt, also nur während der fallenden oder
steigenden Flanke der Schaltsignale. Die Spannungsstörung ∆V CFT ist die Differenz
zwischen dem Ist-Wert und Soll-Wert der Signale ’a’ und ’b’.“
Der Fehler (Error) durch den Taktdurchgriff E CFT wird als Quotient von mittlerer
Effektiv-Spannung der Störung ∆V CFT zur Versorgungsspannung VDD definiert.
tf95
1
1 tr95
2
2
∆V CFT dt + ∫ ∆V CFT dt
E CFT = ------------- -------  ∫


VDD T rf tr05
tf05
(3.10)
Dabei ist ∆V CFT im Zeitraum vom Beginn bis zum Ende der ansteigenden und fallenden Flanke der Taktsignale definiert. Den idealen Beginn und das ideale Ende
zu bestimmen, ist schwierig, besonders wenn die Schaltsignale einschwingen.
Sinnvoll ist die Festlegung auf Integralgrenzen, also auf Zeitpunkte, wo das Integral
über das Fehler-Spannungsquadrat 5% bzw. 95% vom jeweiligen Endwert erreicht
hat. Für die steigende (rising) Flanke sind dies die Zeiten t r05 und t r95 , für die fallende (falling) Flanke sind dies die Zeiten t f05 und t f95 . Als Gesamtzeit für die steigende und fallende Flanke zur Normierung ergibt sich Trf =t r95 -t r05 +t f95 -t r05 .
Der Taktdurchgriff spielt nicht in allen Systemen eine Rolle. In abgetasteten
Systemen, in Switched-Capacitor-Schaltung spielt der Taktdurchgriff ein untergeordnete Rolle, weil die Signale nach dem Schalten Zeit haben einzuschwingen. In
49
3 Digital-analoge Schnittstelle
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zeitkontinuierlichen Systemen, wo z. B. zwischen Signalpfaden möglichst störungsfrei hin- und hergeschaltet werden muss, ist die Betrachtung des Taktdurchgriffs
unerläßlich.
Unter den Begriff Taktdurchgriff fallen auch Phänomene, wenn mehrere Taktleitungen durch unterschiedliche Zeitverzögerungen zu Störungen im analogen Signal
führen. Z. B. kann bei Digital-Analog-Umsetzern beim Umschalten von einem Digital-Wert „0111“ auf „1000“ ein erheblicher Taktdurc hgriff entstehen, wenn das
höchstwertige Bit eine andere Verzögerung besitzt als die niederwertigen.
Verschiedene Schalterkonzepte werden im Folgenden im Hinblick auf die beiden
Gütekriterien Ladungsinjektion und Taktdurchgriff untersucht. Die Untersuchung
erfolgt durch Simulation im Prozess CMOS 0.8 µm.
Beim Vergleich von Ladungsinjektion und Taktdurchgriff muss man sich immer der
Tatsache bewusst sein, dass die Ladungsinjektion während der gesamten Periode
auftritt und damit schwerwiegender ist und der Taktdurchgriff nur während der Veränderung der Schaltsignale auftritt. Beim Schaltungsentwurf muss zuerst die
Ladungsinjektion optimiert werden, danach der Taktdurchgriff.
Gewichtung von
Ladungsinjektion
und Taktdurchgriff
Ladungsinjektion beim Öffnen eines Schalters
In Abb. 3.15 wird Ladungsinjektion verschiedener Schalter beim Wechseln vom
An-Zustand in den Aus-Zustand dargestellt.
Charge Injection at Different Switches when
Switching to "Off"-State
Charge Injection Error
EINJ at Pin 'b'
50
12,00%
10,00%
8,00%
6,00%
4,00%
2,00%
0,00%
-2,00%
0,00%
-4,00%
-6,00%
-8,00%
-10,00%
20,00%
40,00%
60,00%
80,00% 100,00%
Input Voltage normalized to PowerSupply (5V)
NMOS switch
PMOS switch
CMOS switch
Big-PMOS switch
CMOS dummy switch
CMOS dummy switch, RIN=0
Abb. 3.15: Ladungsinjektionsfehler E INJ verschiedener Schaltertypen beim
Wechseln vom An-Zustand in den Aus-Zustand, aufgetragen über der
Spannung des Eingangssignals V IN . Es ist R IN = ∞ nur für CMOSSchalter mit Dummy-Transistoren ist R IN =0. Ein Fehler von 1%
entspricht 50 mV.
Für die Simulation wird die Schaltung aus Abb. 3.14 in verschiedenen Ausführunge n genommen. D er Eingangsw iderst and R I N wir d zuer st sehr gr oß gewählt .
Dadurch wird gewährleistet, dass sich die injizierten Ladungen aus den Schalttran-
Simulationsbedingungen
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sitoren T SP und T SN gleichmäßig in die Lasttransistoren T Cxx an Pin ’a’ und Pin ’b’
aufteilen. Für alle untersuchten Schalter werden Minimalweiten und -längen verwendet.
Für einen NMOS-Schalter (NMOS switch) werden alle PMOS-Transistoren einschließlich der Last entfernt (T SP, T CPA , T CPB ).
Für einen PMOS-Schalter (PMOS switch) werden alle NMOS-Schalter einschließlich der Last entfernt (T SN , T CNA , T CNB ).
Für CMOS-Schalter (CMOS switch) werden die Weiten der PMOS-und NMOSTransistoren identisch minimal gewählt.
Der Big-PMOS-Schalter (Big-PMOS-switch) ist ein CMOS-Schalter in dem für die
PMOS-Transistoren keine Minimal-Transistoren verwendet werden. Der PMOSSchalt-Transistor T SP und die PMOS-Last-Transistoren T CPA und T CPB werden so
groß gewählt, dass im eingeschalteten Zustand bei mittlerer Eingangsspannung V IN
der Leitwert der PMOS-Transistoren genauso groß ist, wie der Leitwert der NMOSTransistoren.
Beim CMOS-Schalter mit Dummy-Schalttransistoren (CMOS dummy switch), werden den eigentlichen Schalttransistoren noch Transistoren mit halber Weite und
Kurzschluss zwischen Drain und Source ohne Schaltfunktion zur Seite gestellt.
Diese Dummy-Transistoren werden mit inversem Taktsignal angesteuert und können so die injizierte Ladung der Schalttransistoren wieder aufnehmen [3-29]. Ein
Schalter mit Dummy-Schalttransistoren ist in Abb. 3.16 dargestellt.
nc
c
c
PMOS
1 x W P /L
2 x W P /L
1 x W P /L
dummy transistors
CMOS
a
b
1 x W N /L
2 x W N /L
1 x W N /L
NMOS
nc
c
nc
Abb. 3.16: Ladungskompensation durch zwei parallel geschaltete Schalttransistoren (2x) und einfache Dummy-MOS-Transistoren (1x) mit inverser
Taktansteuerung
Für den CMOS-Schalter mit Dummy-Transistoren wird bei einer weiteren Simulation der Eingangswiderstand R IN auf null gesetzt (CMOS dummy switch, R IN =0).
Dies verhindert die gleichmäßige Aufteilung der injizierten Ladungen auf die Pins
’a’ und ’b’, so dass sich die Kompensationswirkung der Dummy-Transistoren verschlechtert ([3-31] Fig. 19).
Ergebnis-Interpretation
Die Ergebnisse in Abb. 3.15 zeigen eine starke Abhängigkeit des Injektionsfehlers E INJ (Y-Achse) von der Spannung des Eingangssignals V IN (X-Achse).
Für den NMOS-Schalter ergibt sich ein negativer Fehler E INJ , weil das Taktsignal
beim Ausschalten fällt und dadurch Ladungen aus den Knoten ’a’ und ’b’ abgesaugt
werden.
Für PMOS-Schalter ergibt sich ein positiver Fehler, weil das Taktsignal beim Ausschalten steigt und dadurch Ladungen auf den Knoten ’a’ und ’b’ gebracht werden.
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Beim CMOS-Schalter ergibt sich bei 40% Eingangspegel V IN gerade eine Kompensation der NMOS- mit der PMOS-Injektion. Bei 0% Eingangspegel ergibt sich
E INJ von -2% und bei 100% Eingangspegel ergibt sich E INJ von +3%.
Beim Big-PMOS-Schalter, bestehend aus großen PMOS- und kleineren NMOSTransistoren, ist der Fehler positiv, aber kleiner als beim reinen PMOS-Schalter. Es
überwiegt die positive Injektion aus den PMOS-Transistoren die negative Injektion
der NMOS-Transistoren.
Erst bei einem CMOS-Schalter mit Dummy-Transistoren hebt sich die Ladungsinjektion vollständig auf unter der Bedingung, dass der Eingangswiderstand R IN
unendlich ist. Das gleiche gilt für NMOS- und PMOS-Schalter, was hier nicht dargestellt ist. Die vollständige Aufhebung, wird dadurch erreicht, dass die Ladungen der
Schalttransistoren T SP und T SN sich jeweils zur Hälfte in die gleichartigen Lastkapazitäten an Pin ’a’ und ’b’ verteilen. Dort können sie wieder vollständig von den
ladungskompensierenden Dummy-Transistoren aufgenommen werden.
Sind Impedanzen an Pin ’a’ und Pin ’b’ nicht gleichartig, d. h. sind die Lastkapazitäten unterschiedlich groß oder ist der Treiberwiderstand R IN an Pin ’a’ sehr klein,
so verteilen sich die Ladungen aus den Schalttransistoren nicht mehr gleichmäßig
nach Pin ’a’ und ’b’ (CMOS dummy switch, R IN =0). Für R IN =0 können die injizierten
Ladungen in Pin ’b’ über den Schalttransistor und über R IN abfließen, bevor sie von
den ladungskompensierenden Dummy-Transistoren aufgenommen werden können.
Daraus ergibt sich ein Injektionsfehler E INJ .
Der ansteigende Verlauf von E INJ für NMOS-Schalter über V IN , liegt daran, dass
der NMOS-Schalt-Transistor, wenn er ausgeschaltet wird, mit steigender Spannung
V IN früher vom Triodenarbeitsbereich in den Sperrbereich übergeht und damit insgesamt weniger Ladungen injizieren kann (vgl. Abb. 3.6). Für den PMOS-Transistor
gilt entsprechendes.
Das plötzliche Erhöhen des Fehlers E INJ für NMOS-Schalter unterhalb von Eingangspegeln V IN mit 20%, bzw. bei PMOS-Schaltern mit Eingangspegeln V IN oberhalb von 80% liegt daran, dass die aus MOS-Transistoren aufgebauten Lasten die
Schwellspannung unterschreiten und daher die Kapazität sinkt, was einen höheren
Spannungsfehler E INJ zur Folge hat.
Die Ladungskompensation mit Dummy-Schaltern funktioniert nur bei idealem
Matching zwischen Schalt- und Dummy-Transistor. Gutes Matching kann erreicht
w e r de n, w en n m an fü r di e S c h al tt r an si st or e n zw ei gl ei c h e e in z e ln e p ar al le l
geschaltete Transistoren und für die Dummy-Transistoren einen Transistor gleicher
Art nimmt. Die Qualität des Matchings und damit der Ladungskompensation kann
durch Abschätzungen oder durch Monte-Carlo-Simulation ermittelt werden. Für die
Mismatch bei
Dummy-Schaltern
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CMOS-Schalter in 0.8 µm CMOS mit Minimal-Transistoren ist das Ergebnis einer
Monte-Carlo-Simulation in Abb. 3.17 dargestellt.
Abb. 3.17: (1-6) Ladungsinjektionsfehler E INJ bei Mismatch von Schalt- und
Dummy-Transistoren. Der Mittelwert wird mit ’mu’, die Standabweichung
mit ’sd’ bezeichnet. Schlechtes Matching, d. h. die Verwendung von
Dummytransistoren mit halber Weite der Schalttransistoren (keine
Einheitselemente) verschlechter das EINJ um etwas den Faktor vier
(5),(6).
Bei Monte-Carlos-Simulationen wird N-mal mit der gleichen Schaltung simuliert,
wobei die Parameter (z. B. Länge, Weite, Oxiddicke) der Transistoren einzeln automatisch und zufällig bei jeder Simulation neu verändert werden, entsprechend der
Streuwerte der Technologie. Das Ergebnis wird in Histogrammen dargestellt, in
denen auf der X-Achse die zu untersuchende Größe, unterteilt in M Intervalle, dargestellt und auf der Y-Achse die Anzahl der Simulationen, die jeweils in eines der M
Intervalle gefallen ist, aufgetragen wird. Die zu untersuchende Größe ist hier der
Fehler der Ladungsinjektion E INJ . Gleichzeitig werden noch die Gesamtanzahl N
der Simulationen, der Mittelwert mu und die Standard-Abweichung sd im Histogramm angegeben.
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In Abb. 3.17 (1,3,5) ist E INJ für Pin ’a’ und in (2,4,6) ist E INJ für Pin ’b’ dargestellt.
In (1,2) sind die Ergebnisse für eine CMOS-Schalter gezeigt. Der Mittelwert von
E INJ ist sehr klein (ca. 10 -6 ). Es gibt also keinen systematischen Fehler. Die Stand ar d ab w ei c h un g vo n E I N J b et r äg t in be id en Fä ll en ca . 0 . 06 5 Å 'XUFK 0LV
PDWFKLQJ JLEW HV NHLQHQ QHQQHQVZHUWHQ )HKOHU (EHQVR LVW HV LQ EHLP %LJ
30266FKDOWHUV Der Mittelwert von E INJ ist sehr klein (ca. 10 -6 ). Die Standardabweichung von E INJ beträgt in beiden Fällen ca. 0.058 Å ZDV NOHLQHU LVW XQG DXI
GLH JU|‰HUHP 30267UDQVLVWRUHQ ]XUFN]XIKUHQ LVW *U|‰HUH 7UDQVLVWRUHQ XQWHU
OLHJHQ NOHLQHUHQ UHODWLYHQ 6WUHXXQJHQ (LQHQ VLJQLILNDQWHUHQ 8QWHUVFKLHG JLEW HV
EHL 1LFKWEHDFKWXQJ GHU 0DWFKLQJ5HJHOQ LQ LQGHP PDQ GLH 6FKDOWWUDQVLVWR
UHQ ZLUNOLFK PLW GRSSHOWHU :HLWH SODW]LHUW DOV GLH 'XPP\7UDQVLVWRUHQ DQVWDWW
]ZHLPDO ]X SDUDOOHO ]X SOD]LHUHQ PLW HLQIDFKHU :HLWH (V HUJLEW VLFK KLHU HLQ V\VWH
PDWLVFKHU 2IIVHW LP 0LWWHOZHUW PX ]X 0.4 Å 'LH 6WDQGDUGDEZHLFKXQJ VG GHV
,QMHNWLRQVIHKOHUV (,1- EHWUlJW Å ,QVJHVDPW VSLHOHQ VROFKH 0DWFKLQJ$EZHL
FKXQJ HLQH XQWHUJHRUGQHWH 5ROOH
Verschiebt man die Schaltsignale ’c’ und ’nc’ bei Schaltern mit Dummy-Transistoren (Abb. 3.16) zeitlich gegeneinander bei einen Eingangswiderstand R IN =0, so
führt dies zu unterschiedlic hen Ladungsinjektionen beim Schalten in den OffZustand. In Abb. 3.18 sind die Ergebnisse dargestellt, wobei die x-Achse die Verzögerung t del zwischen ’c’ und ’nc,’ normiert auf die Anstiegszeit von 1 ns, und die YAchse den Ladungsinjektionsfehler E INJ zeigt. Für den NMOS-Schalter ist es günstiger, wenn ’c’ etwas vor ’nc’ kommt. Der maximale Fehler E INJ ist dann 0.8%. Für
den PMOS-Schalter sollte ’nc’ vor ’c’ kommen und der Fehler beträgt dann maximal
0.32%. Dies liegt daran, dass nach Möglichkeit zuerst der Schalt-Transistor schließen soll, damit die dadurch injizierten Ladungen danach durch die Dummy-Transistoren wieder aufnommen werden können. Eine umgekehrte Reihenfolge macht
keinen Sinn und führt zu einem betragsmäßig hohen Fehler E INJ von jeweils 3%,
weil die durch die Dummy-Transistoren aufgenommenen Ladungen durch den noch
offenen Schalttransistor wieder nachfließen.
Auch der CMOS-Schalter hat eine Vorzugseite. Die Steigung von E INJ für t del <0
ist etwa doppelt so groß wie für t del >0, d. h. es ist günstiger, wenn ’c’ vor ’nc’
kommt, weil dann der Fehler kleiner bleibt. Dies lässt sich damit erklären, dass
durch den PMOS-Schalttransistor aufgrund seiner etwa halb so großen Leitfähigkeit
nur die Hälfte der Ladungen vor dem vollständigen Schließen abfließen kann, als
die durch den NMOS-Schalttransistor. Der NMOS-Schalttransistor sollte also, wenn
es einen Zeitunterschied zwischen ’c’ und ’nc’ gibt, zuerst schließen. Dieser höhere
Abfluss durch den NMOS-Transistor wird auch dadurch deutlich, dass E INJ für den
Verzögerung von
’c’ und ’nc’
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NMOS-Schalter mit t del >0 betragsmäßig größer ist (0.8%) als für den PMOS-Schalter mit t del <0 (0.32%).
Normalized Effective Value of EINJ
in %
Effektive Charge Injection over Relative Delay 'c'
Before 'nc' with Rin=0
4,00%
3,00%
2,00%
1,00%
-200,0%
-100,0%
0,00%
-1,00%0,0%
100,0%
200,0%
-2,00%
-3,00%
-4,00%
Relative Delay 'c' before 'nc' tdel/1ns in %
NMOS
PMOS
CMOS
Abb. 3.18: Ladungsinjektion bei NMOS-, PMOS- und CMOS-Schaltern mit
Dummy-Transistoren und R IN =0 bei verschiedene Verzögerungen
zwischen den Schaltsignalen ’c’ und ’nc’
Für sehr große Innenwiderstände R IN und unter Verwendung von Dummy-Transistoren ist die Ladungsinjektion E INJ null. Die Dummy-Transistoren können die
Ladungsinjektion vollständig kompensieren. E INJ ist unabhängig von der Verzögerung t del zwischen ’c’ und ’nc’ Verzögerung. Eine entsprechende Kurve in Abb. 3.18
verliefe auf der X-Achse.
Betrachtungen zur Abhängigkeit E INJ von der Anstiegszeit der Schaltsignale ’c’
und ’nc’ erfolgen im nächsten Abschnitt.
Taktdurchgriff
Im diesem Abschnitt werden Untersuchungen zum Taktdurchgriff durchgeführt.
Zusätzlich w ird eine B etrachtung der Ladungsinjektion zu Anstiegszeiten der
Schaltsignale ’c’ und ’nc’ im Vergleich mit dem Taktdurchgriff angeführt.
Verzögerung von
’c’ und ’nc’
In folgender Betrachtung werden die Schaltsignale ’c’ und ’nc’ gegeneinander
verschoben, um deren Einfluss auf den Taktdurchgriff zu bestimmen. Die Schaltung
in Abb. 3.14 wird mit ideal linear ansteigendem und abfallendem Takt ’c’ und NichtTakt ’nc’ ´betrieben. Die Flanken von ’c’ und ’nc’ werden gegeneinander um die Zeit
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56
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t del verschoben, wie es in Abb. 3.19 (1) dargestellt ist. Die Anstiegszeit beträgt 1
ns. Das Signal ’nc’ wird verzögert um t del gleich 0 ns, 1 ns und 2 ns.
Triode Region
OFF Region
Abb. 3.19: (1-4) Abhängigkeit des Taktdurchgriffs von der Verzögerung zwischen den Schaltsignalen ’c’
und ’nc’ bei sehr hohem Eingangswiderstand R IN und immer der gleichen CMOS-Last für einen
NMOS-, PMOS- und CMOS-Schalter mit Dummy-Transistoren.
Als Ergebnis stellen sich verschiedene Taktdurchgriffe an Pin ’b’ ein. Der Eingangspegel V IN wurde auf mittlere Versorgungsspannung von 2.5 V gelegt. Der Eingangswiderstand R IN wird sehr groß gewählt. Es kommt zu keiner Ladungsinjektion,
sondern nur zu einem Taktdurchgriff. In (2) ist der Taktdurchgriff für 2 ns, in (3) für
1 ns und in (4) für 0 ns Verzögerung von ’nc’ gezeigt und zwar jeweils für einen
NMOS-, PMOS-, und CMOS-Schalter mit jeweils Dummy-Transistoren. Durch den
linearen Anstieg wird der Mechanismus des Taktdurchgriffs in (2) mit 2 ns Verzögerung von ’nc’ deutlich. Der Durchgriff bei PMOS- und NMOS-Schalter steigt bei steigenden ’c’ jeweils in zwei linearen Stücken, beginnend bei t=5 ns, an und endet
dann in einem Plateau. Beim PMOS-Schalter steigt der Taktdurchgriff schneller an,
als beim NMOS-Transistor. Dieser Anstieg wird verursacht durch das steigende
Taktsignal ’c’ am NMOS-Schalttransistor, bzw. an den PMOS-Dummy-Transistoren.
Die zwei linearen Stücke werden durch die Kapazitäten der verschiedenen Arbeitsbereiche verursacht. Der NMOS-Schalttransistor durchläuft einen Bereich vom AusZustand in den An-Zustand, die PMOS-Dummy-Transistoren genau umgekehrt vom
An-Zustand in den Aus-Zustand. Daher ergeben sich die unterschiedlich steilen
Anstiege, weil die Transistoren den Triodenbereich und den Sperrbereich mit ihren
jeweils unterschiedlichen Gate-Kapazitäten in verschiedener Reihenfolge durchlaufen. Schließlich erfolgt durch die fallende Taktflanke von ’nc’ ab dem Zeitpunkt 7 ns
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der umgekehrte Prozess und die Ladungen werden wieder von Pin ’b’ entfernt
durch die NMOS-Dummy-Transistoren und den PMOS-Schalttransistor. Ab 10 ns
geschieht das gleiche mit umgekehrtem Vorzeichen.
Bei genauem Hinsehen stellt man fest, dass der Taktdurchgriff des CMOS-Schalters in drei linearen Stücken verläuft. Dies ergibt sich aus der Überlagerung von
PMOS-Anteil und NMOS-Anteil. Der Tak tdurchgriff fällt bei einer Verzögerung
t del =2 ns für CMOS größer aus als bei PMOS und NMOS. Dies liegt daran, dass
anders als üblich in dieser Simulation für NMOS-, PMOS- und CMOS-Schalter
immer die gleiche CMOS-Last (zehn NMOS- und zehn PMOS-Transistoren) verwendet wurde.
Ve r ri ng er t s i c h n un di e Ver z ög er un gs z ei t de s N ic h t -Tak te s ’n c’ au f 1 n s i n
Abb. 3.19 (3), so schieben sich steigender und fallender Taktdurchgriff ineinander.
Schließlich bei 0 ns Verzögerung in (4) heben sich steigender und fallender Taktdurchgriff weitgehend auf. In (4) ist der Taktdurchgriff vom CMOS-Schalter kleiner
als von NMOS und PMOS. Dies liegt daran, dass sich beim CMOS-Schalter der
steigende und der fallende Taktdurchgriff, bestehend aus drei linearen Stücken,
besser gegeneinander aufheben, als bei nur zwei linearen Stücken, wie beim
NMOS- oder PMOS-Schalter. Eine vollständige Kompensation des Taktdurchgriffs
ist aber auch bei drei linearen Stücken nicht möglich.
Damit wären die Mechanismen und das Zustandekommen des Taktdurchgriffs
geklärt.
In Abb. 3.20 werden die Taktdurchgriffe der NMOS-, PMOS- und CMOS-Schalter
bei hohem R I N und der Taktdurchgriff eines CMOS-Sc halter bei niedrigem R I N
(CMOS with R in =0) miteinander verglichen.
Auf der X-Achse in Abb. 3.20 ist die Verzögerung t del des Taktes ’c’ vor dem
Nicht-Takt ’nc’ bezogen auf die Anstiegs- und Abfallszeit von 1 ns dargestellt. Auf
der Y-Achse ist der Taktdurchgriff-Fehler E CFT bzw. der Ladungsinjektionsfehler
E INJ dargestellt.
Für betragsmäßig hohe Verzögerungen zwischen ’c’ und ’nc’ haben E CFT für
NMOS-, PMOS- und CMOS-Schalter einem vergleichbaren Verlauf. Für eine relative Verzögerung t del von 0% zwischen ’c’ und ’nc’ verursacht der CMOS-Schalter
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den geringsten Taktdurchgriff von E CFT =0.4%. PMOS- und NMOS-Schalter sind vergleichbar bei etwa 1%.
Effektive Clock Feedthrough over Relative Delay
'c' Before 'nc'
4.00%
Normalized Effective Value EINJ in
%
58
3.50%
3.00%
2.50%
2.00%
1.50%
1.00%
0.50%
-200%
-150%
-100%
0.00%
-50%
0%
50%
100%
150%
200%
Relative Delay 'c' before 'nc' tdel/1ns in %
NMOS
PMOS
CMOS
CMOS with Rin=0
Abb. 3.20: Taktdurchgriff bei verschiedenen Verzögerungen t del der Schaltsignale ’c’ und ’nc’ mit hohen und niedrigem R IN und bei an den Schaltertyp angepasster Last und einem Eingangspegel V IN von 2.5 V. Ein
Fehler E CFT von 1% entspricht 50 mV.
Besonders interessant sind die Ergebnisse für geringe Eingangswiderstände
R IN =0. Der CMOS-Taktdurchgriff fällt geringer aus vor allem für betragsmäßig hohe
relative Verzögerungen t del , weil dort Ladungen des Taktdurchgriffs noch über den
jeweils offenen PMOS- bzw. NMOS-Schalttransistor zum Treiber an Pin ’a’ (V IN )
abfliessen können.
Für die Amplitude des Taktdurchgriffs E CFT spielt die Anstiegs- und Abfallszeit t r
bzw. t f nur insofern eine Rolle, als das t r und t f etwa der Dauer des Taktdurchgriffs
entspricht, nicht jedoch die Amplitude des Taktdurchgriffs E CFT beeinflusst. Für die
Ladungsinjektion E INJ spielt die Dauer der Flankenzeiten t r und t f eine entscheidende Rolle. In Abb. 3.21 ist dies zu sehen. Während sich der Taktdurchgriff fast
überhaupt nicht ändert und eher gleich bleibt, steigt die Ladungsinjektion kontinuierlich an. Die relative Anstieg- und Abfallszeit t r und t f sind genormt auf die minimale Anstiegs- und Abfallszeit t sw_rf_min .
Die Zeit t sw_rf_min , die Schalter-Kennzeit für einen Prozess, sei definiert als die
Zeit, die zwei parallel geschaltete Minimal-Inverter, bestehend aus einem minimalen NMOS-Transistor und einen gm-angepassten PMOS-Transistor (Big-PMOS),
brauchen, um die Schaltsignale ’c’ und ’nc’ an einen CMOS-Schalter mit DummyTransistoren (Abb. 3.16) von 10% auf 90% zu treiben (zwei Minimal-Inverter deshalb, weil die Schalttransistoren im CMOS-Schalter aus zwei Minimal-Transistoren
aufgebaut sind).
Für den CMOS-Prozess 0.8 µm beträgt die Zeit t sw_rf_min 0.13 ns. Die beiden parallelen Minimal-Inverter müssen mit einer definierten Anstiegszeit t inv_rf_min angesteuert werden.
Die Zeit t inv_rf_min , die Inverter-Kennzeit für einen Prozess, sei definiert als die
10%-90%-Anstiegszeit, die sich am Ende einer langen Kette von Minimalinvertern
Anstiegszeit von
’c’ und ’nc’
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einstellt, unabhängig von der Anstiegs- oder Abfallzeit am Eingang des ersten
Inverters der Kette.
Die Zeit t inv_rf_min beträgt für diesen Prozess 0,21 ns und ist größer als t sw_rf_min .
Bei Ring-Oszillatoren, aufgebaut aus Invertern, spielt diese Zeit eine Rolle für die
maximale Frequenz. (Die Kapazitäten der Inverter-Transistoren sind kleiner als die
Kapazitäten der Schalter-Transistoren. Durch den Miller-Effekt bei Inverter-Ketten
ist trotzdem t sw_rf_min < t inv_rf_min ). Die Zeiten t sw_rf_min und t inv_rf_min sind für den
Schaltereinsatz wichtige prozessspezifische Zeitkonstanten, an denen maximale
Anstiegszeiten abgeschätzt werden können. Für neuere und schnelle Prozesse
wirkt sich die Verkleinerung von t sw_r f_m in und t inv_r f_m in günstig auf geringere
Ladungsinjektion und Taktdurchgriff aus.
Ziel ist es, die Zeiten t r und t f zu minimieren, um E INJ und E CFT klein zu halten.
Effektive Clock Feedthrough and Charge Injection
over Rise and Fall Time
Normalized Effective Value of EINJ
und E CFT in %
5,00%
4,50%
4,00%
3,50%
3,00%
2,50%
2,00%
1,50%
1,00%
0,50%
0,00%
0%
500%
1000%
1500%
2000%
Relative Rise and Fall Time in %
Clock Feed Through
Charge Injection
Abb. 3.21: Taktdurchgriff und Ladungsinjektion in Abhängigkeit von der auf die
Schalterkennzeit t sw_rf_min genormten Anstiegs- und Abfallszeit der
Schaltsignale ’c’ und ’nc’ für einen CMOS-Schalter mit Dummy-Transistoren, V IN =2.5V und R IN =0.
Eingangspegel
und Taktdurchgriff
Der Taktdurchgriff hängt vom Eingangspegel des Signals an den Pins ’a’ und ’b’
ab. In Abb. 3.22 sind die zeitlichen Verläufe des Taktdurchgriffs für die Signalspannungen 3.5 V, 2.5 V, 1.5 V und 0.5 V bei sehr großem Eingangswiderstand R IN dargestellt. Es gibt keine zeitliche Verzögerung zwischen ’c’ und ’nc’, und daher
ähneln die Verläufe hier den Verläufen in Abb. 3.19 (4). Ladungsinjektion tritt nicht
auf, wegen des großen R IN . Mit sinkendem Eingangspegel V IN tendiert der Taktdurchgriff zu niedrigeren Spannungen, wobei der Taktdurchgriff bei PMOS-Schalters immer oberhalb des Eingangspegels bleibt, des NMOS-Schalter unterhalb und
der CMOS-Schalter von oberhalb nach unterhalb wechselt. Für hohe Eingangspegel bleibt der NMOS-Schalter immer im Sperrbereich (Aus-Zustand), für niedrige
Eingangspegel immer der PMOS-Schalter, wodurch in bei diesen Spannungspegeln
ke in Ta ktd ur c hg r iff m ehr au ft ri tt . B ei d ie sen S pa nn ung spe gel n be st ehe n di e
Anstiegsflanken in Abb. 3.19 (2) nur aus einem einzelnen linearem Stück, weil der
Transistor in einem Arbeitsbereich bleibt. Anstieg- und Abfallflanke können sich
59
60
3 Digital-analoge Schnittstelle
3.4 Statische und dynamische Schalter
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Digital Kontrollierte Analoge Schaltungen
vollkommen kompensieren, wenn t del =0 ist, wie in (1) bei NMOS und in (4) bei
PMOS.
Abb. 3.22: (1-4) Taktdurchgriff bei NMOS-, PMOS- und CMOS-Schaltern mit Dummy-Transistoren bei
verschiedenen Eingangspegeln (1) V IN =3.5 V, (2) V IN =2.5V, (3) V IN =1.5 V, (4) V IN =0.5 V und
sehr großem R IN .
E in e Zu sa m m en s t ell un g de s Ta k td ur c h gr iff s E C FT v o n N M O S -, P M O S - u nd
CMOS-Schaltern für mehrere Eingangspegel ist in Abb. 3.23 zu sehen. Der Taktdurchgriff des NMOS- und PMOS-Schalters liegt etwa doppelt so hoch wie der des
CMOS-Schalters. Bei den Eingangspegeln kleiner als 25% (PMOS) und größer 75%
(NMOS), wo der PMOS-Schalter bzw. der NMOS-Schalter niemals leitet, gibt es
beim PMOS-Schalter bzw. beim NMOS-Schalter keinen Taktdurchgriff. Bei einem
Eingangspegel von 40% hat der Taktdurchgriff des CMOS-Schalters ein Minimum,
wird jedoch nicht null. Hier wechselt der Taktdurchgriff von unterhalb zu oberhalb
des Eingangspegels. Die Überhöhungen bei NMOS- und PMOS-Schaltern bei 15%
bzw. 85% sind darauf zurückzuführen, dass die Lastkapazitäten, die mit MOS-Tran-
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Digital Kontrollierte Analoge Schaltungen
sistoren realisiert sind, hier in den Sperrbereich wechseln und deren Eingangskapazität deutlich kleiner wird und damit der Taktdurchgriff größer.
Effective Clock Feedthrough over Input Voltage
Clock Feed Through ECFT in %
2,00%
1,80%
1,60%
1,40%
NMOS
PMOS
CMOS
1,20%
1,00%
0,80%
0,60%
0,40%
0,20%
0,00%
0,00% 20,00% 40,00% 60,00% 80,00% 100,00%
Relative Input Voltage in %
Abb. 3.23: Fehler des Taktdurchgriffs E CFT bei verschiedenen Eingangspegeln mit
sehr großem Treiberwiderstand R IN
Zusammenfassend lässt sich sagen, dass bei Verwendung eines CMOS-Schalters
sich der Taktdurchgriff verkleinert, insbesondere für einen bestimmten Eingangspegel V IN .
Ladungsinjektion und Taktdurchgriff beim
Schließen von Schaltern
Die Ladungsinjektion beim Öffnen und der Taktdurchgriff beim Schließen und Öffnen eines Schalters w urde in den vorherigen Abschnitten betrachtet. Welche
Effekte beim Schließen eines Schalter auftreten, soll hier untersucht werden.
Schließen heißt hier der Übergang vom hochohmigen Zustand in den niederohmigen Zustand eines Schalters.
Von einer Ladungsinjektion beim Schließen eines Schalters soll nicht gesprochen
werden. Entsprechend der Definition in Abschnitt 3.4.2 gibt es hier keine Ladungsinjektion. Vom Schalter injizierte Ladungen stören zwar das Signal, aber sie können
sich durch den jetzt geschlossenen Schalter wieder ausgleichen. Es soll der Taktdurchgriff und der folgende Ladungsausgleich betrachtet werden.
Das Schließen eines Schalters führt zu zwei Effekten: 1. Durch die Änderung der
Schaltsignale komm t es zu einem Taktdur chgriff. Der Takt durchgriff st ört die
Signale VA und V B an den Pins ’a’ und ’b’. 2. Es kommt zu einem Ladungsausgleich
über den eingeschalteten Schalttransistor. Dies findet solange statt bis sich die
Spannungspegel VA und V B auf beiden Seiten des Schalters angeglichen haben.
Werden die Spannungspegel VA und V B auf einem festem Potential gehalten, so
kommt es zu einem konstanten Ausgleichsstrom.
Zur Untersuchung dieser beiden Effekte wird ein NMOS-Schalter mit DummyTransistoren aus Abb. 3.24 verwendet. Beide Pins ’a’ und ’b’ werden auf zwei ver-
61
62
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schiedene Spannungen VA und V B vorgeladen (d. h. aber nicht an feste Spannungsquellen angeschlossen), die sehr weit auseinander liegen können und im
Maximalfall die untere Versorgungsspannung VSS und die obere Versorgungsspannung VDD betragen. Lastkapazitäten werden in diesem Fall keine verwendet, um
den nichtlinearen Einfluss der bisher verwendeten MOS-Lastkapazitäten auszuschließen. Danach schließt der Schalter, und es kommt zum Taktdurchgriff und zu
Ausgleichsvorgängen. Es stellt sich eine Spannung V EQ im Gleichgewicht ein. Idealerweise sollte am Ende Veq die mittlere Spannung der Vorladespannungen VA und
V B betragen, was aber nicht der Fall ist. Während der Ausgleichvorgänge durchläuft der Schalttransistor den Sättigungsarbeitsbereich, bis er schließlich den Triodenarbeitsbereich erreicht hat.
Sei V EQ die Spannung, die sich nach dem Schließen eines Schalters real einstellt, und V M die erwartete mittlere Spannung der vorgeladenen Spannungen VA
und V B an den Pins ’a’ und ’b’, so sei der Fehler beim Ladungsausgleich E EQ
definiert durch
VEQ – V M
E EQ = ---------------------------------( VDD – VSS )
(3.11)
In Abb. 3.24 sind die gespeicherten Ladungen entsprechend der Arbeitsbereiche
von Schalt- und Dummy-Transistoren vor und nach dem Einschalten dargestellt
werden. Vor dem Einschalten werden die Pins ’a’ und ’b’ auf die Spannungspotentiale VSS bzw. VDD vorgeladen, aber nicht leitend mit VDD und VSS verbunden.
Ziel ist es zu überprüfen, ob und welche Ladungen durch die sich verändernden
Schaltsignale ’c’ und ’nc’ in die Pins ’a’ und ’b’ injiziert werden.
switch is off:
V =VDD
switch is on:
stored charge
nc
VDD
1x
OFF
2x
OFF
1 x 2 W CO V * 0
b
stored charge
nc
VSS
2 x 1 W C O V * (VDD-VSS)
c
VSS
ideal: V E Q =(VDD+VSS)/2
b
b
1x
OFF 1 x 2WC
O V * (VDD-VSS)/2
2x
ON
- 2 x 1C O N * (VDD-VSS)/2
c
VDD
2 x 1 W CO V * 0
- 2 x 1C O N * (VDD-VSS)/2
nc
VDD
nc
1x
ON
- 1 x 2C O N * (VDD-VSS)
VSS
1x
OFF 1 x 2WC
O V * (VDD-VSS)/2
with C O N = W L C O X /2 + WC O V
V =VSS
a
Fehler beim
Ladungsausgleich
a
a
ideal: V E Q =(VDD+VSS)/2
Abb. 3.24: Schaltzustände und gespeicherte Ladungen der NMOS-Transistoren in
einem Schalter beim Übergang vom Aus-Zustand in den An-Zustand
unter Vernachlässigung der Sperrschichtkapazitäten
In der linken Hälfte von Abb. 3.24 ist der NMOS-Schalter dargestellt, der ausgeschaltet ist, und in der rechten Hälfte der eingeschaltete NMOS-Schalter. Die Spannungspotentiale sind links an den Pins angetragen. Rechts der Transistoren ist der
Schaltzustand der Transistoren gezeigt, und daneben sind die in den Überlappkapazitäten C GDov und C GSov und Gate-Kanalkapazitäten C GDch und C GSch gespeicherten Ladungen (stored charge) angegeben.
Die gespeicherten Ladungen ergeben sich nach Kapitel 3.3.2 und Abb. 3.6. Ist ein
Transistor ausgeschaltet, ergeben sich nur Ladungen der Überlappkapazitäten,
jeweils bei Source und Drain. Ist ein Transistor eingeschaltet, so sammeln sich
noch Ladungen unter dem Gate-Oxid. Die Kapazität zwischen Gate und Drain
(ebenso Gate und Source) ergibt sich dann zu C ON =C GD =WLC OX /2 + WC OV. Mit
den gespeicherten Ladungen wird nun die Ladungsbilanz vor und nach dem Einschalten des Schalters untersucht, unter der Annahme, dass sich nach dem Ein-
Ladungsbilanz ideal
3 Digital-analoge Schnittstelle
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schalten genau das mittlere Potential V M =(VDD+VSS)/2 einstellt. Es zeigt sich nun,
dass die Ladungsmengen genau gleich sind, d. h. die Dummy-Transistoren geben
genau die Ladungen ab, die die Schalttransistoren aufnehmen. Für den ausgeschalteten Schalter (links) ergibt sich die Ladungsmenge 2x WC OV (VDD-VSS) - 2x
C ON (VSS-VSS). Für den eingeschalteten Schalter (rechts) ergibt sich die Ladungsmenge 2x2WC OV (VDD-VSS)/2 - 2x2C ON (VDD-VSS)/2. Nach Umformung und Vereinfachung zeigt sich, dass die Ladungsmengen identisch sind. Die
Ladungskompensation funktioniert optimal und ideal, d. h. V EQ =V M . Für den PMOSSchalter lässt sich eine identische Betrachtung durchführen.
Zwei Fälle sollen bei der Simulation der Schaltung aus Abb. 3.24 berücksichtigt
werden.
Ladungsbilanz real
Erstens soll der erwartete Mittelwert von VA und V B V M =(VDD-VSS)/2 betragen,
also genau zwischen VDD und VSS liegen. Der Pin ’a’ und ’b’ wird auf die untere
Spannung Va =VSS+α 1 (VDD-VSS)/2 bzw. die obere Spannung V b =VDD−α 1 (VDDVSS)/2 vorgeladen, und danach schließt der Schalter. Es stellt sich nicht genau als
Ausgleichsspannung V EQ der erwartete Mittelw ert V M =(VDD +VSS)/2 ein. D ie
Abweichung E EQ ist in Abb. 3.25 (a) zu sehen.
Zweitens soll der erwartete Mittelwert von VA und V B V M =VSS+0.5*(VDD-α 2 (VDDVSS) sein mit α 2 ∈[0,1], also für α 2 →1 geht V M →0. Der Pin ’a’ wird auf die untere
Spannung VSS vorgeladen und Pin ’b’ auf die Spannung VDD-α 2 (VDD-VSS), d. h.
also eine mit α 2 sinkende Spannung. Schließt der Schalter, so gibt es ebenfalls
eine andere Ausgleichsspannung V EQ vom erwarteten Wert V M . Die Abweichung
E EQ bei Ladungsausgleich ist in Abb. 3.25 (b) zu sehen.
Der Verlauf der Abweichung E EQ vom NMOS-Schalter in Abb. 3.25 ist invertiert
dargestellt, um einen Vergleich mit dem PMOS- und CMOS-Schalter zu erlauben.
(b)
switching into on-state,
medium common mode level
switching into on-state,
low common mode level
9,00%
9,00%
8,00%
8,00%
7,00%
7,00%
normalized voltage offset
normalized voltage offset
(a)
6,00%
5,00%
4,00%
3,00%
2,00%
1,00%
6,00%
5,00%
4,00%
3,00%
2,00%
1,00%
0,00%
-1,00% 0%
0,00%
0%
20%
40%
60%
80%
normalized precharge amplitude
NMOS * (-1)
PMOS
CMOS
100%
20%
40%
60%
80%
100%
-2,00%
normalized precharge amplitude
NMOS * (-1)
CMOS * (-1)
Abb. 3.25: (a-b) Spannungsfehler E EQ des Ladungsausgleichs (normalized voltage offset to VDD) beim
Schließen eines Schalters mit vorgeladenen Pins ’a’ und ’b’. Die NMOS-Abweichung ist
negativ dargestellt, um einen Vergleich mit dem PMOS-Transistor zu ermöglichen. Bei (a)
werden Pin ’a’ und Pin ’b’ symmetrisch um die mittlere Versorgungsspannung vorgeladen. Bei
(b) bleibt Pin ’b’ auf VSS und Pin ’a’ wird mit variabler Spannung vorgeladen.
Diese Abweichung E EQ wird durch die nichtlinearen Kapazitäten der pn-Übergänge bei Source und Drain zum Bulk verursacht (Gl. (3.1), Abb. 3.8.). In den
Sperrschichtkapazitäten an Pin ’a’ des NMOS-Zweiges in Abb. 3.24 sind mehr
negative Ladungen gespeichert als an Pin ’b’ positive, weil dort die höhere Sperr-
63
64
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spannung eine niedrigere Kapazität bewirkt. Daher ergibt sich nach dem Schließen
des Schalters eine negative Abweichung E EQ . Dies gilt für die erste und die zweite
Betrachtung.
Für einen CM OS-Schalter komm t es zu einer leichten Kompensation dieses
Effekts. Die Nichtlinearitäten der Sperrschichtkapazitäten des NMOS- und PMOSZweigs wirken einander entgegen und heben sich zum Teil auf. Die Stärke der Aufhebung hängt von den Parametern der Sperrschichtkapazitäten für NMOS- und
PMOS-Transistoren ab. Durch unterschiedliche seitliche Längen L SD der NMOS
oder PMOS-Diffusionsgebiete können die Sperrschichtkapazitäten einander angeglichen werden. Ein Matching ist allerdings nicht denkbar.
Fehlerhafte Ausgleichsvorgänge E EQ beim Einschalten von Schaltern treten oft
auf, wenn man Ströme zu einem Knoten hinzuschalten will, also über Pins ’a’ ein
Strom I in das Signal an Pin ’b’ eingespeist werden soll. Dann kommen allerdings
nicht nur die eben behandelten nichtlinearen Sperrschicht-Kapazitäten zur Auswirkung, sondern auch die übrigen Kapazitäten des Signal an Pin ’a’, die sehr groß
sein können, z. B. die Kapazitäten der dort angeschlossenen Strombank. Die
Ladungen dieser Kapazitäten stören das Signal an Pin ’b’ beim Schließen. Eine
Abhilfe hierfür ist das spannungsfreie Schalten des Schalters. Das Potential an Pin
’a’ muss vor dem Schließen des Schalters erst vorgeladen werden auf das Potential
von Pin ’b’. Es findet dann kein störender Ladungsausgleich beim Schließen statt.
Ein Buffer zieht Pin ’a’ vor dem Schalten auf das Potential von Pin ’b’ und deaktiviert sich nach dem Schließen. Im Dreieckgenerator in Abb. 5.16 Seite 100 ist
spannungsfreies Schalten mit dem „Parking“-Schaltkreis realisiert.
Spannungsfreies
Schalten
3.4.4 Konzepte für dynamische Schalter
In diesem Kapitel sollen reale Schalter-Konzepte untersucht und verglichen werden, die für dynamische Schalter verwendet werden können.
Bisher wurden Ladungsinjektion, Taktdurchgriff und Ausgleichvorgänge mit ideal
linear ansteigenden Schaltsignalen ’c’ und ’nc’ untersucht. Auch die Verschiebung
idealer Schaltsignale ’c’ und ’nc’ gegeneinander wurde untersucht. In der Praxis
gibt es aber das Problem, wie man in nicht differentiellen Systemen aus einem
Referenztakt ’c ref ’ die Schaltsignale ’c’ und ’nc’ erzeugt.
In Abb. 3.26 (a) ist die einfachste Lösung dafür dargestellt. Über zwei Inverter
inv1 und inv2 werden ’c’ und ’nc’ aus ’c ref ’ erzeugt. Für Vergleichszwecke bei Simulationen sind die Inverter inv1 und inv2 aus Minimal-Invertern, d. h. minimalen
NMOS-Transistoren und gm-angepassten PMOS-Transistoren, aufgebaut. Besteht
der Schalttransistor aus zwei parallel geschalteten Transistoren, so werden auch
inv1 und inv2 aus jeweils zwei parallel geschalteten Transistoren aufgebaut. Durch
inv2 wird ’c’ etwas mehr verzögert als ’nc’, und die Flanken liegen nicht mehr übereinander. Dies führt zu Ladungsinjektion und Taktdurchgriff, wie in den vorherigen
Kapiteln besprochen. Eine Kompensation der Verzögerung kann durch einen dazwis c h e n g e s c h a l t e t e n Ve r z ö g e r u n g s - I n v e r t e r ’ i n v _ d e l ’ n a c h g e b i l d e t w e r d e n .
Delay Inverter
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3.4 Statische und dynamische Schalter
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(Abb. 3.26 (b)). Die Nachbildung ist nicht ideal, aber verbessert das Verhalten von
’c’ und ’nc’.
(a)
inv2
(b)
parasitic
delay
c ref
c ref
c
inv1
parasitic
delay
inv2
c
inv1
nc
nc
compensated
delay
inv_del
Abb. 3.26: (a-b) Erzeugung von Takt ’c’ und Nicht-Takt ’nc’ aus dem Referenztakt
’c ref ’ mittels zweier Inverter inv1 und inv2 mit parasitärer Verzögerung
von ’c’ (a). Kompensation der parasitären Verzögerung mit einem Verzögerungs-Inverter ’inv_del’ (b). Welches Schaltsignal ’c’ oder ’nc’
parasitär verzögert werden sollte, hängt vom Schaltertyp (NMOS,
PMOS, CMOS) ab.
Trotzdem wird es zu einer restlichen Zeitverzögerung zwischen ’c’ und ’nc’ kommen. In welches Schaltsignal ’c’ oder ’nc’ die parasitäre Verzögerung oder die restliche Zeitverzögerung eingebaut werden soll, hängt von Schaltertyp, ob NMOS,
PMOS oder CMOS, ab. Aus Abb. 3.18 geht hervor, dass für den NMOS- und den
CMOS-Schalter ’c’, für den PMOS-Schalter hingegen ’nc’ zuerst kommen sollte.
Ein andere Möglichkeit, ’c’ und ’nc’ zu erzeugen, ist in Abb. 3.27 dargestellt.
Diese Schaltung mit starken Invertern (x3) im Längspfad und mit mitgekoppelten
Invertern (x1) im Querpfad dient in volldifferentiellen Systemen zur Taktregenerierung und Verstärkung. Sie kann hier verwendet werden, um aus einem „singleended“ Takt einen differentiellen Takt mit gleichförmigen ’c’ und ’nc’ zu erzeugen.
Die Inverter im Längspfad (x3) müssen stärker als die quergekoppelten Inverter
(x1) sein. Die Querkopplung sorgt dafür, dass Anstiegs- und Abfallflanken von ’c’
und ’nc’ sich immer mehr anpassen, d. h. eine höhere Anzahl von Querkoppel-Stufen verkleinert den Betrag der Zeitverzögerung t del  zwischen den Signalen ’c’ und
’nc’.
1 st buffer stage
c ref
x3
c
x1
x3
x1
x1
x1
x3
n th buffer stage
x1
Takt Regenerator
x3
nc
regeneration of edges
Abb. 3.27: Regenerierung und Erzeugung von differentiellen Taktsignalen mit voll
differentiellen Treiberstufen aus starken Längs-Invertern (x3) mit gekoppelten Quer-Invertern (x1)
Differentielle
Signale
Differentielles Schaltungsdesign ist eine sehr gute Möglichkeit, um vor allem
Ladungsinjektion zu unterdrücken. Die Signalinformation wird als Spannungsdifferenz VA zwischen zwei komplementären Signalen ’a’ und ’na’ im Schaltkreis verarb ei t e t. D i e S ig n al i nf o r m a t i on b ez ie h t s i c h n ic h t au f d ie S p an n un g s d iff er e n z
65
66
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gegenüber Masse. Dies hat den Vorteil, dass Störungen, die gleichartig sowohl auf
das Signal VA als auch V NA wirken, nicht (oder nur geringfügig) zu einer Spannungsdifferenz V DA führen und damit die Signalinformation verändern. Sie veränd e r n n u r d e n G l e i c h t a k t a n t e i l ( M i t t e l w e r t v o n VA u n d V N A ) , d e r k e i n e
Signalinformation beinhaltet. Invertierungen des Signals können einfach durch Vertauschung von VA und V NA bewerkstelligt werden. Der Nachteil liegt im doppelten
Aufwand im Signalpfad. Es müssen alle Komponenten doppelt aufgebaut werden,
und Operationsverstärker sind durch eine Gleichtaktregelung komplizierter.
In Abb. 3.28 ist ein differentieller Schalter für die Signale VA und V B und deren
komplementäre Signal V NA und V NB zu sehen.
c
VA
nc
VB
VDA
[V p,diff ]
VDB
VNA
VNB
[V p,diff ]
Abb. 3.28: Differentieller Schalter für die Signale VA und V NA (bzw. V B und V NB ).
Dieser Schalter weist eine hohe Störunterdrückung gegenüber Ladungsinjektion auf, weil jeweils in Signal VA (V B ) und komplementäres Signal
V NA (V NB ) gleichzeitig injiziert wird und sich die signalinformationtragende differentielle Spannung V DA (V DB ) nur geringfügig ändert.
Die differentiellen Spannungen V DA und V DB zwischen Signal VA (V B ) und seinem
Komplement V NA (V NB ) tragen die Signalinformation. In [3-1]
In Abb. 3.29 sind Taktdurchgriff E CFT und Ladungsinjektion E INJ eines differentiellen Schalters dargestellt. Der Schalter wird mit der Beschaltung in Abb. 3.14
Seite 48 untersucht, wobei R IN =0 gesetzt ist. Als Schalter ist ein CMOS-Schalter
nach Abb. 3.16 Seite 51 gewählt worden. Die Schaltsignale ’c’ und ’nc’ werden
nac h Abb. 3.26 (a) Seite 65 erzeugt. Die Inverter-Kennz eit t i nv_ r f_ m in wird als
Anstiegszeit für den Referenz-takt ’c ref ’ verwendet.
Auf der X-Achse ist das auf die Versorgungsspannung normierte differentielle
Signal V DB /VDD in [V p,diff /V] vor dem Schließen des Schalters dargestellt. Für ein
differentielles Signal V DA =V DB =0 gibt es keinen Fehler, weil sich VA und V NA identisch verhalten, d. h. für kleine Differenzsignale ist die Störung auch klein, was sich
sehr günstig auf den Signal-Störabstand auswirkt. Der Signal-Störabstand sei hier
mit definiert als V DA /(E CFT +E INJ ). Der Signal-Störabstand ist gering und unabhängig von der Signalamplitude. Wenn die Amplitude des Signals kleiner wird, wird
auch die Störung kleiner. Dies ergibt sich aus dem annähernd geraden Verlauf von
E INJ und E CFT für das normierte differentielle Signal V D A <40%. Die Fehler bei
einem realistisch erreichbaren normierten differentiellen Eingangssignal V DA =50%
3 Digital-analoge Schnittstelle
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werden als maximale Fehler für den differentiellen Schalter betrachtet und zum Vergleich mit den anderen Schalterkonzepten herangezogen.
normalized Effective Value
of EINJ und ECFT in %
Effektive Clock Feedthrough and Charge Injection
of Differentiell Signals
2,50%
2,00%
1,50%
1,00%
0,50%
0,00%
0,0%
20,0%
40,0%
60,0%
80,0%
100,0%
normalized differentiell amplitude VDB/VDD [in
Vp,diff/V]
Clock Feed Through
Charge Injection
Abb. 3.29: Ladungsinjektion E INJ und Taktdurchgriff E CFT bei einem differentiellen
Schalter. Der differentielle Schalter ist aus zwei CMOS-Schaltern mit
Dummy-Transistoren aufgebaut. ’c’ und ’nc’ werden nach Abb. 3.26 (a)
erzeugt. Auf der X-Achse ist das normierte differentielle Signal V DB /VDD
(in V p,diff /V) dargestellt (VDD=5 V). Der Treiberwiderstand ist R IN =0. Der
Signalstörabstand V DB /(E INJ +E CFT ) ist gering und unabhängig vom
Signalpegel von V DB für Signalpegel <40%.
Vergleich unterschiedlicher
Schalterkonzepte
Die oben vorgestellten verschiedenen Schalterkonzepte werden im Folgenden
miteinander verglichen. Ladungsinjektion und Taktdurchgriff bei niedrigem Treiberwiderstand R IN und Taktdurchgriff bei hohem R IN werden dargestellt. Ladungsinjekt i o n u n t e r Ve r w e n d u n g v o n D u m m y - Tr a n s i s t o r e n i s t b e i h o h e m R I N
vernachlässigbar. In Abb. 3.30 sind die Ergebnisse für verschiedene dynamische
Schalter dargestellt, sortiert nach abnehmender Ladungsinjektion. Ladungsinjektion
67
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3.4 Statische und dynamische Schalter
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ist der schwerwiegendere Fehler bei Schaltern, weil er kontinuierlich während einer
halben Taktperiode anliegt.
Charge Injection and Clock Feed Through
2,00%
1,80%
1,60%
1,40%
1,20%
1,00%
0,80%
0,60%
0,40%
0,20%
0,00%
(1
)C
M
O
S
2
(2
In
v.
)B
i
(3
g
)C
PM
M
O
O
S
S
fu
lly
(4
di
)N
ff.
M
O
(5
S
)D
id
ea
el
ay
l
In
(6
v
er
)R
te
eg
r
en
er
(7
at
)P
io
n
M
O
S
(8
id
)C
ea
l
M
O
(9
S
)C
id
ea
M
O
l
S
cu
rre
nt
Normalized Effective Value
68
Type of Circuit
Charge Injection
Clock Feedthrough
Clock Feedt. with high Rin
Abb. 3.30: Vergleich von Ladungsinjektion und Taktdurchgriff bei unterschiedlichen Schaltern. Sortiert von links nach rechts mit abnehmender
Ladungsinjektion
Folgende Schalter sind dargestellt, wobei in Klammern immer die Werte für
Ladungsinjektion E INJ (R IN =0), für Taktdurchgriff E CFT (R IN =0) und für Taktdurchgriff
E CFTHRin mit hohem Treiberwiderstand R IN stehen. Alle Schalter sind mit DummyTransistoren zur Ladungskompensation ausgestattet:
(1) CMOS 2 Inv: Das Schalterelement ist ein CMOS-Schalter mit Dummy-Transistoren (Abb. 3.16). Als Ansteuerung für ’c’ und ’nc’ werden zwei Zweifach-MinimalInverter verwendet (Abb. 3.26 (a)). Die Anstiegszeit für ’c ref ’ ist auf die InverterKennzeit t inv_rf_min =0.21 ns festgelegt. Dieser Schaltertyp ist der einfachste Standard-Schalter. (E INJ = 0.34%, E CFT = 1.45%, E CFTHRin = 1.44%).
(2) Big-PMOS: Die Ansteuerung für ’c’ und ’nc’ ist die gleichen wie davor (bei
CMOS 2Inv). Das Schalterelement ist ein CMOS-Schalter. Um eine ausgewogene
Leitfähigkeit gm im gesamten Spannungsbereich zu erhalten wurden die PMOSSchalttransistoren vergrößert und sie sind damit keine Minimaltransistoren mehr
(Abb. 3.9 (a)). Der Big-PMOS-Schalter ist etwas ungünstiger beim Taktdurchgriff.
(E INJ= 0.32%, E CFT = 1.53%, E CFTHRin = 1.84%).
(3) CMOS fully diff.: Der CMOS-Schalter mit Dummy-Transistoren ist zweimal
voll differentiell aufgebaut (Abb. 3.28). Die Ladungsinjektion E INJ sinkt hier auf ca.
2/3 im Vergleich zu ’(1) CMOS 2 Inv’. Der Signal-Störabstand ist gering und unabhängig von der Signalamplitude. Je kleiner die differentielle Amplitude, desto kleiner E INJ oder E CFT des differentiellen Signals, d.h. je kleiner das Nutzsignal, desto
kleiner ist auch das Störsignal. Voll differentielle Schalter verringern deutlich den
Einfluß von Ladungsinjektion und Taktdurchgriff. Die Angaben für E INJ , E CFT und
E CFTRin werden für eine differentielle Signal Amplitude von 50% der Versorgungsspannung gemacht. (E INJ = 0.21%, E CFT = 1.43%, E CFTHRin = 1.04%).
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3 Digital-analoge Schnittstelle
3.4 Statische und dynamische Schalter
(4) NMOS ideal: Der Schalter besteht nur aus dem NMOS-Zweig (Schalttransistoren und Dummytransistoren), wobei die Ansteuerung von ’c’ und ’nc’ ideal ist, d. h.
rein linearer Anstieg und kein Versatz zwischen ’c’ und ’nc’. Die Anstiegszeit ist die
Inverter-Kennzeit t inv_rf_min . Der NMOS-Schalter mit idealer Ansteuerung und die
unter den Punkten (7), (8) und (9) folgenden anderen Schalter mit idealer Ansteuerung sind zum Vergleich aufgeführt. (E INJ = 0.17%, E CFT = 0.42%, E CFTHRin = 0.82%).
(5) Delay Inverter: Beim Delay-Inverter wird der CMOS-Schalter aus (1) verwendet. Für die Takterzeugung wird der Verzögerungs-Inverter aus Abb. 3.26 (b) zur
Angleichung von ’c’ und ’nc’ verwendet. Die Anstiegszeit für ’c ref ’ ist die InverterKennzeit t inv_rf_min . Im Vergleich zu (1) reduziert sich E INJ auf 50%. (E INJ = 0.17%,
E CFT = 1.02%, E CFTHRin = 0.89%).
(6) Regeneration: Beim Schalter mit regenerierten Taktsignalen ’c’ und ’nc’ wird
der CMOS-Schalter aus (1) verwendet. Für die Takterzeugung wird die Taktregenerierungsschaltung aus Abb. 3.27 verwendet. Dies erlaubt eine optimale Gleichzeitigkeit von ’c’ und ’nc’. Die Anstiegszeit für ’c ref ’ ist die Inverter-Kennzeit t inv_rf_min .
Es werden drei Treiberstufen verwendet. Die Ladungsinjektion wird im Vergleich zu
(1) auf 38% gesenkt. Dieser Schaltertyp hat als Nachteil einen hohen Stromverbrauch in der Takterzeugung. (E INJ = 0.13%, E CFT = 1.08%, E CFTHRin = 0.39%).
(7) PMOS ideal: Ähnlich wie bei (4) besteht der Schalter nur aus dem PMOSZweig, wobei die Ansteuerung von ’c’ und ’nc’ ideal ist, d. h. rein linearer Anstieg
und kein Versatz zwischen ’c’ und ’nc’. Die Ladungsinjektion ist gering, weil beim
Ausschalten weniger Ladungen durch den PMOS-Schalter abfließen können. (E INJ =
0.06%, E CFT = 0.61%, E CFTHRin = 1.10%).
(8) CMOS ideal: Der Schalter besteht wie bei (1) aus einem CMOS-Schalter. Die
Ansteuerung von ’c’ und ’nc’ erfolgt wie bei (4) ideal. Es kommt zu einer Reduzierung der Ladungsinjektion auf 10% im Vergleich zu (1). (E INJ = 0.031%, E CFT =
0.29%, E CFTHRin = 0.32%).
(9) CMOS Constant Current: Hier wird der Idee nachgegangen, wie man den
Taktdurchgriff reduzieren kann. Der Schalter besteht wie bei (1) aus einem CMOSSchalter. Da der Taktdurchgriff auf die unterschiedlichen Kapazitäten der Schalttransistoren in den verschiedenen Arbeitsbereichen zurückzuführen ist, werden hier
für die Ansteuerung von ’c’ und ’nc’ ideale Stromquellen verwendet, die ’c’ und ’nc’
bei einem Konstant-Strom von 150 µA in 0.21ns umladen. Der konstante Strom verspricht, dass die zugeführten Ladungen gleich den abgeführten sind und damit kein
Taktdurchgriff auftritt. Tatsächlich sinkt der Taktdurchgriff E CFT, verglichen mit dem
CMOS-Schalter und idealer Ansteuerung von ’c’ und ’nc’ (8) auf 31%. Die Ladungsinjektion E I NJ sinkt verglic hen mit (8) auf 23%, verglichen mit (1) auf 2%. Die
Schwierigkeit besteht hier in der Erzeugung der konstanten Ladeströme für ’c’ und
’nc’. (E INJ = 0.007%, E CFT = 0.09%, E CFTHRin = 0.39%).
Die verschieden Schaltertypen werden vergleichenderweise aufgeführt. Es ist
klargestellt, welcher Schaltungstyp welchen Vorteil bringt. Der Designer kann die
notwendige Variante wählen. Durch Verwendung von differentiellen Schaltern kann
die Ladungsinjektion auf 2/3 für 50% Amplituden gesenkt werden mit dem Vorteil
eines signalunabhängigen Signal-Störabstandes.
Der CMOS-Schalter mit „Delay-Inverter“ zur Angleichung von Takt ’c’ und NichtTakt ’nc’, mit Dummy-Transistoren zur Ladungskompensation und mit gleich großem PMOS- wie NMOS-Transistoren (s. o. Punkt 5 und Abb. 3.26) stellt sich bei
vertretbarem Aufwand als am besten geeignet für dynamische Schalter heraus und
wird bei der Implentierung der Sinusgeneratoren in Kapitel 5 verwendet.
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3 Digital-analoge Schnittstelle
3.4 Statische und dynamische Schalter
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3.4.5 Zusammenfassung: Entwurfsregeln für
dynamische Schalter
In diesen Kapitel werden die Design-Regeln für Schalter zusammengefaßt, die
sich aus dem Kapitel 3.3 „Schalter“ ergeben. Dort sind alle notwendigen Auswirkungen der Taktsignale dargestellt, womit sich Aussagen über das Verhalten beliebiger
Schaltungen treffen lassen. Die Modellierung der Transistor-Eigenschalten, bezogen auf das Schalterdesign, ist in verschiedenen Technologien sehr ähnlich, und
damit lassen sich auch Aussagen für neue Technologien anwenden.
Zuerst ist zu entscheiden, ob es sich bei dem gewünschten Schalter um einen
statischer oder dynamischer Schalter handelt, d. h. ob der Schalter nur wenige
male oder sehr selten schaltet, also ein statischer Schalter ist, oder ob sich der
Schaltzustand ständig ändert und keine Einflüsse auf das zu schaltende Signal
gewünscht werden, also ob der Schalter ein dynamischer Schalter ist.
Beim statischen Schalter muss in erster Linie darauf geachtet werden, dass der
Leitwert entsprechend der Anforderung ausreichend groß ist.
Beim dynamischen Schalter können verschiedene Typen von Schaltern gewählt
werden mit jeweils unterschiedlichen Einflüssen auf das Signal. Es gibt DesignRegeln für den Entwurf von Schalttransistoren, für die Erzeugung von ’c’ und ’nc’
und für die Beschaltung des Schalters:
Schalter-Typ: In folgender Liste sind Schalter-Typen vom einfachen bis zum
besten aufgeführt: ein einfacher Transistor NMOS oder PMOS, Big-PMOS,
CMOS, zusätzlich Dummy-Transistoren, differentielles Design.
•
•
•
•
•
•
kleine Schalter: Möglichst kleine Schalter-Transistoren verwenden, da dann
auch nur wenig Ladungen injiziert werden können. Diese Schalter haben
zwar einen niedrigeren Leitwert und die Bandbreite bei konstanter Last ist
kleiner. Aber das kT/C-Rauschen wird nicht größer. Also kleine Schalter wählen und nach der Bandbreite des Systems die minimale Lastkapazität bestimmen.
kleine Schalter gegen Leckströme: Bei hohen Temperaturen gibt es ein
starkes Ansteigen der Leckströme durch den Schalter. Die Ströme können
bis auf ein 100-faches steigen und es damit schwierig machen, Ladungen
lange verlustfrei zu speichern (z. B. bei niedrigen Taktfrequenzen). Kleine
Weiten oder Serienschaltung reduzieren die Leckströme (Tab. 3.1 Seite 46).
differentielle Schaltungstechnik: Um Ladungsinjektion und Taktdurchgriff
klein zu halten, soll differentielle Schaltungstechnik verwendet werden. Differentielle Schaltungstechnik hat den Vorteil, dass der maximale Fehler im Vergleich zur Single-Ended Technik um ca. 30% reduziert ist und die SignalStörabstand gering und unabhängig vom Signalpegel ist. (Abb. 3.29
Seite 67).
CMOS besser als PMOS und NMOS: Einzelne NMOS- und PMOS-Transistoren als Schalter sind zu vermeiden. Durch Verwendung von NMOS- und
PMOS-Transistor gemeinsam als CMOS-Schalter kann die maximale
Ladungsinjektion E INJ bei 50% Signalamplitude auf 30% gesenkt werden,
Big-PMOS-Schalter sind nicht vorteilhaft. (Abb. 3.15 Seite 50, Abb. 3.30
Seite 68).
NMOS und PMOS nur mit Dummy-Transistoren: NMOS- und PMOS-Schalter nur in Verbindung mit Dummy-Transistoren verwenden.
Big-PMOS meiden, besser CMOS: Der Big-PMOS-Schalter hat zwar eine
ausgewogenere Leitwertcharakteristik für hohe Signal-Spannungen, aber
Störungen für Taktdurchgriff und Ladungsinjektion können sich nicht so leicht
aufheben wie beim CMOS-Schalter. Maximale Ladungsinjektion bei CMOS ist
Entwurfsregeln
für Schalttransistoren
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3 Digital-analoge Schnittstelle
3.4 Statische und dynamische Schalter
bei 50% Signalamplitude ohne Dummy-Schalter 50% kleiner als bei BigPMOS (Abb. 3.15 Seite 50).
•
•
Entwurfregeln für
die Erzeugung der
Schaltsignale ’c’
und ’nc’
Matching: Dummy-Transistoren und Schalttransistoren müssen matchen,
d. h. Dummy-Transistoren bestehen aus einem Einheitstransistor und die
Schalttransistoren aus zwei parallel geschalteten Einheitstransistoren. Nichtbeachtung der Matching-Regeln verschlechtert sich die Standardabweichung der Ladungsinjektion um den Faktor 4. (Abb. 3.17 Seite 53).
Schaltsignalerzeugung: In folgender Liste sind Schaltungen zur Erzeugung von
Schaltsignalen ’c’ und ’nc’ von der einfachen bis zur besten aufgeführt: Zwei
Inverter -> Delay Inverter -> Taktregeneration -> Stromladung. In dieser Reihenfolge können Verbesserungen in der Takterzeugung vorgenommen werden (Abb. 3.30 Seite 68).
•
•
•
Entwurfregeln für
die Beschaltung
CMOS beim Einschalten: Ist es kritisch, einen Schalter zu schließen, z. B.
bei Stromschaltern, so verwendet man besser CMOS-Schalter als NMOSoder PMOS-Schalter. Bei 50% Signal-Amplitude ergibt sich beim CMOSSchalter einer Verbesserung der Offsetspannung gegenüber NMOS und
PMOS auf 12.5% (Abb. 3.25 Seite 63).
Reihenfolge ’c’ und ’nc’ beachten: Wenn die Schaltsignale ’c’ und ’nc’
durch die Takterzeugung mit Sicherheit gegeneinander verzögert sind, ist
darauf zu achten, welches Signal früher kommen soll. Wenn, wie es üblicherweise der Fall ist, in einem CMOS-Schalter der NMOS-Schalttransistor einen
höheren Leitwert hat als der PMOS-Schalttransistor, sollte ’c’ sich zuerst
ändern. Damit schließt der NMOS-Schalttransistor schneller und es können
nicht so viele Ladung über die noch offenen Schalter abfließen. 50% Fehler
können hiermit eingespart werden. Für NMOS-Schalter sollte sich ’c’ zuerst
ändern, für PMOS-Schalter ’nc’ (Abb. 3.18 Seite 55).
Gleichzeitigkeit ’c’ und ’nc’ beachten: Die Schaltsignale ’c’ und ’nc’ sollen
sich möglichst gleichzeitig ändern, um sowohl Taktdurchgriff als auch
Ladungsinjektion klein zuhalten. Für optimal abgeglichene Flanken von ’c’
und ’nc’ mit t del =0 verringert sich E CFT für CMOS-Schalter auf 15%, für
NMOS- und PMOS-Schalter auf 30% im Vergleich zu einer Verzögerung t del /
1 ns von 100%. (Abb. 3.18 Seite 55, Abb. 3.20 Seite 58).
schnelle Schaltflanken von ’c’ und ’nc’: Schnelle Schaltflanken für ’c’ und
’nc’ reduzieren die Störung durch das Schalten für einen CMOS-Schalter mit
Dummy-Transistoren in zweierlei Hinsicht. Der Injektionsfehler E INJ sinkt,
weil es nicht zu einem Rückfluss von Kompensationsladungen durch den
noch offenen Schalttransistor kommt. Der Effektivwert des Taktdurchgriffs
des Taktdurchgriffs E CFT bleibt gleich, aber da der Taktdurchgriff (per definitionem) nur während der Schalterflanken vorhanden ist, sinkt die GesamtStörenergie mit kleiner werdender Schaltzeit. Die Störung ist schneller beendet (Abb. 3.21 Seite 59).
Beschaltung: Auch die Lasten an einem Schalter bestimmen die Ladungsinjektion und den Taktdurchgriff und können in Bezug darauf optimiert werden.
•
gleiche Impedanz bei Pin ’a’ und Pin ’b’: Um die Ladungsinjektion klein zu
halten und die Kompensation der Dummy-Transistoren vollständig wirken zu
lassen, müssen die Impedanzen an Pin ’a’ und Pin ’b’ gleich groß sein.
Dadurch verteilen sich die injizierten Ladungen aus den Schalttransistoren
gleichmäßig und können von den Dummy-Transistoren wieder aufgenommen
werden. Die gleichgroßen Impedanzen können annähernd dadurch realisiert
werden, dass die gleiche Last- oder Ladekapazitäten an Pin ’b’ und an Pin ’a’
realisiert werden. Allerdings schränkt der Innenwiderstand R IN der Treiberquelle die mögliche Gleichheit der Impetanzen ein.
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3 Digital-analoge Schnittstelle
3.4 Statische und dynamische Schalter
•
•
•
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große Lastkapazität C: Als Last hinter einem Schalter eine möglichst große
Last wählen. Die Fehler Ladungsinjektion E INJ , Taktdurchgriff E CFT und Rauschen kT/C verhalten sich etwa umgekehrt proportional zur Lastkapazität,
werden also klein mit großer Kapazität. Die Kapazität ist jedoch nur so groß
zu wählen, dass die Bandbreite des Schalters deutlich oberhalb der Bandbreite des Signals liegt (Gl. (3.3), Gl. (3.4) und Gl. (3.5)).
spannungsfreies Einschalten: Das Einschaltverhalten bei Stromeinspeisung verbessert sich, wenn vor dem Schließen eines Schalters beide Eingänge des Schalters ’a’ und ’b’ auf gleiches Potential gebracht werden (vgl.
Seite 64).
GAP von gm bei niedriger Versorgung: Bei niedriger Versorgungsspannung (etwa bei VDD<2 V TH ) gibt es eine Leitwertlücke beim CMOS-Schalter
bei mittlerer Eingangsspannung. In diesem Fall müssen Schalter für niedrige
Versorgungsspannung verwendet werden (z. B. [3-1] Abb. B.1 und Abb. B.4).
4 Störeinflüsse aus dem Digitalteil im Analogteil
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4 Störeinflüsse aus dem Digitalteil im
Analogteil
Verwendung beim
Entwurf in Kapitel 5
Wie bei allen Mixed-Signal-Schaltungen und bei den Digital Kontrollierten Analogen Schaltung werden auch bei den Sinusgeneratoren in Kapitel 5 die notwendigen
und möglichen Vorkehrungen, um Störeinflüsse aus dem Digitalteil im Analogteil zu
vermeiden, getroffen. Insbesondere der blockende Inverter aus Abb. 4.2 wird für
alle Schnittstellen-Signale verwendet. Dezentrale Taktschalter werden verwendet,
um den Energieverbrauch des Digitalteils zu senken und damit seine Störeinwirkung zu reduzieren.
Ein Hauptproblem bei Digital Kontrollierten Analogen Schaltungen und im Allgemeinen bei Mixed-Signal-Schaltungen liegt in den Signalstörungen, die vom Digitalteil in den Analogteil einkoppeln. Insbesondere tragen die Full-Swing-Signale von
CMOS-Logik beim Schalten mit ihren Stromspitzen beim Umladen der Lastkapazitäten und durch kurzzeitige Kurzschlussströme beim Schalten zu Störungen bei [4-1].
Wie man die Störeinflüsse beschreibt und sie vermeidet, ist in [4-1] bis [4-24] zu
finden. Eine Zusammenfassung von [4-1] bis [4-24] ist in [3-1] Kap. E gegeben.
Zwei Methoden zur Verhinderung von Störeinflüssen sollen dargestellt werden, die
nicht in der obigen Literatur zu finden sind.
Blockender Inverter
In Abb. 4.1 ist das Schema dargestellt, wie Störungen auf den digitalen Versorgungsspannungen VDD und VSS direkt auf den analogen Schalter einwirken. Eine
Störung in VDD wirkt sich direkt aus über den Digital-Inverter auf die Signalleitung
im Analogteil. Insondere, wenn die Signalleitung auf High getrieben wird, ist der
PMOS-Transistor im Digital-Inverter voll geöffnet. Würde der Digital-Inverter direkt
an den analogen Schalter angeschlossen sein, so würde über den PMOS-Transistor
und über den Schalter eine Störung in VDD kapazitiv auf das analoge Signal VA
und V B eingekoppeln.
Um dies zu verhindern, muss unbedingt ein blockender Inverter zwischen DigitalInverter und analogem Schalter gesetzt werden. Dieser blockende Inverter muss
mit analoger Versorgungsspannung betrieben werden. Die Störungen von der digitalen Versorgungsspannung können nicht direkt auf den Analogteil einkoppeln.
Blocking Inverter is
blocking VDD.
VA
VDD
data
clk
VDD
VDDA
VSS
VSSA
q
d
c
Digital Inverter
rn
VB
VSS
nra
Digital Supply
Abb. 4.1:
Analog Supply
Ein Inverter mit analoger Versorgungsspannung blockt die digitale
Versorgungsspannung VDD zum Analogteil ab.
In Abb. 4.2 ist die simulierte Versorgungsspannungsunterdrückung (PSRR) der
digitalen Versorgungsspannung im analogen Signal dargestellt. Für die Simulation
wird als Schalter ein Transmission-Gate in 0.8 µm CMOS mit minimalem PMOSund minimalem NMOS-Transistor als Schalter verwendet. An Pin VA wird eine
73
74
4 Störeinflüsse aus dem Digitalteil im Analogteil
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ideale Spannungsquelle angeschlossen, an Pin V B eine Lastkapazität, bestehend
aus den Gates von fünf minimalen PMOS- und fünf minimalen NMOS-Transistoren.
Zwei Parameter wurden verändert und miteinander kombiniert: 1. Schalter
geschlossen/offen, 2. mit und ohne blockenden Inverter mit analoger Versorgungsspannung.
Abb. 4.2:
Simulation des Durchgriffs der digitalen Versorgungsspannung am
analogen Signal bei 0.8 µm CMOS mit Minimal-Inverter und -Schalter
Der schlimmste Fall des Versorgungsspannungsdurchgriffs ist der mit offenem
Schalter ohne blockenden Inverter (Dig. Inverter: Off State). Hier beträgt der Durchgriff 0.5, also -6 dB konstant über den gesamten Frequenzbereich. Schließt der
Schalter und kann dann die ideale Spannungsquelle die Lastkapazität treiben (Dig.
Inverter: On State), so hat das PSRR Hochpassverhalten 1. Ordnung. Die Knickfrequenz wird bestimmt aus Einkoppelkapazität zu Leitwert des Schalters im EinZustand.
Wird der geforderte blockende Inverter eingebaut und ist der Schalter offen (Ana.
Inverter: Off State), so gibt es eine signifikante Verbesserung. Das PSRR reduziert
sich auf -70 dB bei sehr hohen Frequenzen (10 GHz). Für kleine Frequenzen wird
das PSRR noch kleiner. Bei geschlossenem Schalter (Ana. Inverter: On State) sinkt
das PSRR hin zu kleiner werdenen Frequenzen mit 40 dB/dec.
In CMOS-Logik kann durch Abschalten der Takte von Teilen (Modulen) des Digitalteils Energie gespart und das Noise durch den Digitalteil reduziert werden. In [47] werden prinzipiell Taktschalter erklärt, die dafür sorgen, dass Takte geschaltet
werden k önnen, ohne Hazards beim Schalten zu erzeugen. Durch geschickte
Ansteuerung dieser Schalter mittels Petri-Netze kann eine dezentrale Ansteuerung
der Taktschalter realisiert werden. Es konnten damit in bei der Realisierung des
Telemetrie-Meßchips 75% des Stromverbrauchs im Digitalteil eingespart werden [59][A-11]. Es gibt keine zentrale Steuereinheit für die Takte, sondern eine dezentrale
Taktverwaltung. Ein Modul kann ein anderes Modul starten, indem es ihm den Takt
anschaltet. Das andere Modul hält sich nun solange den Takt selbst eingeschaltet,
bis alle Aufgaben erfüllt sind. Ebenso kann der Analogteil, wenn eine empfindliche
Messung stattfindet, den Digitalteil stoppen.
dezentrale Taktschalter
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5 Implementierung am Beispiel zweier Sinusgeneratoren
5.1 Matching zur Kodierung einer Sinus-Funktion
5 Implementierung am Beispiel zweier
Sinusgeneratoren
In Kapitel 2 werden verschiedene Grundgrößen dargestellt, die geschaltet werden
können. In Kapitel 3 und 4 werden Grundlagen zum Entwerfen von Schaltern und
zum Entwerfen von digitalen Steuerwerken unter Berücksichtigung von Störeinflüssen gelegt. In diesem Kapitel wird die Implementierung zweier Digital Kontrollierter
Analoger Schaltungen durchgeführt. Es werden zwei Schaltungen vorgestellt, die
eine Sinus-Funktion erzeugen können. Einmal wird ein Sinus stückweise linear
angenähert und einmal stufenweise. In Kapitel 6 werden Messergebnisse und die
Unterschiede dieser beiden Schaltungen in Anforderung und Entwicklungsaufwand
dargestellt.
Die Sinus-Generatoren sind ein Submodul im Chip zur telemetrischen Messung
der frequenzabhängigen Bioimpedanz transplantierter Nieren. Sie dienen zur
Messsignalerzeugung. Diese Messsignale sollen eine ausreichend geringe Nichtlinearität oder geringe Total Harmonic Distortion (THD) besitzen und das bei sehr
kleiner Versorgungsspannung bei kleinen Ausgangsströmen und bei einfachen Analogschaltungen: Die Sinus-Funktion wird bei der stückweise linearen Annäherung
nur durch vier Transistoren kodiert, bei der stufenförmigen Annäherung nur durch
sechzehn Transistoren. Das System zur Bioimpedanzmessung ist in [5-6][5-7][58] und der Chip ist in [5-9] publiziert. Spezifikation und Datenblatt zum Analogteil
und Digitalteil des Chips sind in [5-10] bzw. [5-11] zu finden.
Durch die Kombination analoger und digitaler Schaltungsteile sind vier verschiedene Abtastraten für die Sinus-Funktionen auswählbar. Die Abtastraten erweitern
den Messfrequenzbereich.
Die Möglichkeit zur Kodierung der Sinus-Funktion in den Weiten von Transistoren
wird in Abschnitt 5.1 untersucht.
Die theoretische Nichtlinearität (THD) der beiden Sinusgeneratoren wird in [3-1]
Kapitel H.2 berechnet und in Abschnitt 5.2 werden die Ergebnisse dargestellt. Die
Nichtlinearität wirkt sich auf die Ergebnisse der Impedanzmessung aus und ist
daher von wichtiger Bedeutung.
5.1 Matching zur Kodierung einer Sinus-Funktion
Nominell identische Bauelemente sind aufgrund von zufälligen oder systematischen Schwankungen während jedes Prozessschritts der Fabrikation in der physikalischen Realisation nicht identisch. D er A usdruck Matching (engl. Passen,
Spielen oder Identisch) beschreibt das Verhältnis der Parameter gleicher Bauelemente auf einem Chip. Gutes Matching heißt, daß die Unterschiede der Verhältn is se d e r Pa r am et e r z w i s c h en m e h re r en g le ic he n B a ue l em en te n k l ei n s in d,
Mismatching heißt die Unterschiede sind groß. Bei der Chip-Herstellung ist es
schwierig, absolute Parameter genau zu realisieren, Verhältnisse von Parametern
sind leichter genau zu realisieren. Insbesondere vollkommen gleichartige Bauelemente (Einheitselemente, Einheitstransistoren) haben gutes Matching.
Verwendung beim
Entwurf in Kapitel 5
Matching ohne Einheitstransistoren mit vielen Nachkommastellen wird zur Kodierung der Sinus-Funktion in der Weite der Ausgangstransistoren verwendet (Kap.
5.3.1).
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5 Implementierung am Beispiel zweier Sinusgeneratoren
5.1 Matching zur Kodierung einer Sinus-Funktion
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5.1.1 Matching - Allgemein
Um gutes Matching zu erreichen, gibt es vielfältige Methoden. Das Matching kann
sowohl durch den Schaltungsentwurf als auch durch das Layout verbessert werden.
Mismatching erzeugt u. a. Verstärkungsfehler, Offsets in Operationsverstärkern,
Stromspiegel-Fehler.
Gray et al. [2-10] S. 231 ff. und S. 327 ff. beschäftigen sich mit dem Matching von
Bipolartransistoren in Differenzstufen und Stromspiegeln. Razavi [2-12] S. 448 ff.
und Baker et al. [2-11] S. 594 ff beschreiben das Matching von MOS-Transistoren in
Differenzstufen, [2-11] S. 446 ff. das Matching von MOS-Transistoren in Stromspiegeln.
Mismatching wird verursacht durch 1. zufällige lokale Abweichungen durch z. B.
Unterätzungen oder Unterdiffusion, 2. Prozess-Gradienten über den Chip-Die,
3. systematische Effekte durch benachbarte Strukturen und 4. Effekte, verursacht
durch die Ausrichtung der Bauelemente zu anderen Bauelementen oder zur DieKante. Die meisten dieser Effekte können durch geeignete Layout-Techniken klein
gehalten werden ([2-10] S. 439 ff., [2-11] S. 447 ff. und S. 594 ff., [2-12] S. 525 ff.).
In [3-1] Kapitel G wird die mathematis che Beschreibung von Matching kurz
erklärt, wird eine Zusammenfassung von Maßnahmen für gutes Matching vorgestellt und beschrieben, wie mit Monte-Carlo-Simulationen Matching untersucht wird.
5.1.2 Matching mit vielen Nachkommastellen
Die bisherigen Matching-Maßnahmen, insbesondere die Maßnahmen mit Einheits-Komponenten, d. h. vollkommen gleichen Elementen, ermöglicht es in erster
Linie rationale Verhältnisse mit wenig Nachkommastellen zu realisieren. Wie sieht
es aus, wenn man rationale Verhältnisse mit mehreren Nachkommastellen realisieren will, z. B. die ersten Nachkommastellen der Zahl π ? Eine neuartige Möglichkeit
wird für Stromspiegel vorgestellt und untersucht.
Für Kapazitätsverhältnisse mit vielen Nachkommastellen ist die Frage gelöst und
in [2-13] S. 108 ff. dargestellt. Mit der dort vorgestellten Methode können Verhältnisse r von 1 bis 2 realisiert werden. Für das Matching von Kapazitäten ist darauf
zu achten, dass das Verhältnis der Umfänge und Flächen zueinander konstant ist.
Dies ist nötig, weil sich jede Kapazität aus einer Umfangskapazität und einer Flächenkapazität zusammensetzt. Das Verhältnis der Anzahl der Ecken der Flächenkapazität konstant zu halten ist leider nicht möglich. Rechtecke haben eben vier
Ecken. Sind P 1 und P 2 die Umfänge, A1 und A2 die Flächen, x 1 und x 2 die Weiten
in X-Richtung und y 1 und y 2 die Weite in y-Richtung der Kapazitäten C 1 bzw. C 2
und ist r das gewünschte Verhältnis von C 2 zu C 1 , so gelten folgende Zusammenhänge. Das Ziel sei
A2
P
C
------ = -----2- = -----2- = r
A1
P1
C1
(5.1)
Es sei die Kapazität C 1 quadratisch mit x 1 =y 1 . Mit A =x ·y und P=2x+2y ergibt sich
durch Umformen und Lösen einer quadratischen Gleichung für y 2
2
y2 = x1 ( r + r – r )
(5.2)
und für x 2
2
r x1
x 2 = --------y2
(5.3)
Kapazitäten
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.1 Matching zur Kodierung einer Sinus-Funktion
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Mit Gl. (5.2) und Gl. (5.3) lassen sich die benötigten Abmessungen der Kapazitäten ermitteln. Für eine 1 pF Kapazität in CMOS 0.8 µm bei verschiedenen Verhältniss en r lass en sich mittels Monte-Carlo-Simulation folgende Matching Daten
ermitteln. Es wurden 500 Monte-Carlo-Simulationsdurchläufe durchgeführt.
Tabelle 5.1: Matching Daten für 1 pF Kapazität in CMOS 0.8 µm
Nennkapazität
C2 in pF
Verhältnis
r
y2
in µm
relative Abweichung
vom Nennwert in %
1.05
1.0
24
24
0,0
0.045
1.15
1.1
34.4
18.4
-0.098
0.044
1.26
1.2
40.6
17.0
-0.14
0.044
1.57
1.5
56.8
15.2
-0.074
0.039
2.09
2.0
81.9
14.06
0.24
0.032
x2
in µm
Standardabweichung in %
Die quadratische Einheits-Nennkapazität von 1.05 pF wird mit den Verhältnissen r
von 1.1, 1.2, 1.5 und 2.0 in verschiedene Kapazitäten umgesetzt. Es wird deutlich,
dass, je größer r wird, desto größer die Weite in X-Richtung x 2 und desto kleiner
die Weite y 2 in Y-Richtung wird, d. h. die Kapazität weicht immer mehr vom Quadrat
ab. Der gewünschte mittlere relative Nennwert lässt sich mit einer Genauigkeit von
besser als 0.24 % einstellen. Die Standardabweichung der Kapazitätswerte liegt im
Bereich von 0.04%, d. h. Kapazitäten matchen sehr genau. Die Standardabweichung nimmt wie erwartet mit größerer Kapazität ab.
MOS-Transistoren und Stromspiegel
Für MOS-Transistoren sehen die erreichbaren Werte für das Matching schlechter
aus. Dies liegt u. a. daran, dass mehr physikalische Parameter Streuungen unterworfen sind.
Es wird hier ein Schema angegeben und untersucht, wie man bei Stromspiegeln
mit MOS-Transistoren Verhältnisse mit mehreren Nachkommastellen realisieren
kann, wo eine Realisierung mit Einheitstransistoren sinnlos erscheint. Drei Möglichkeiten sollen dazu untersucht werden, die in Abb. 5.1 dargestellt sind. Es soll
bestimmt werden, welche Möglichkeit die beste ist.
a) two transistors
IREF
W TR
b) unit transistors, minus
IOUT
IREF
c) unit transistors, plus
IOUT
IREF
IOUT
W TO
WU
W UM < W U
W UP > W U
unit transistors
Abb. 5.1:
Drei Stromspiegel, um Spiegelverhältnisse mit mehreren Nachkommastellen zu realisieren: a) zwei Transistoren mit unterschiedlicher Weite,
b) Einheitstransistoren mit einem zusätzlichen Transistor, der etwas
kleiner ist als der Einheitstransistor (Minus), c) Einheitstransistoren mit
einem Transistor, der größer ist als der Einheitstransistor (Plus). Die
Anzahl der Einheitstransistoren im Referenzzweig ist hier N=3.
Die erste Stromspiegel besteht aus zwei Transistoren (Zwei-Transistor-Stromspiegel): einem Transistor im Referenzzweig der Weite W TR und ein Transistor im
77
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5 Implementierung am Beispiel zweier Sinusgeneratoren
5.1 Matching zur Kodierung einer Sinus-Funktion
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Ausgangszweig der Weite WTO. Durch unterschiedliche Weiten kann das
gewünschte Stromspiegelverhältnis realisiert werden.
Der zweite und der dritte Stromspiegel ähneln sich insofern, als dass der Refer e n z z w e i g a u s N E i n h e i t s t r a n s i s t o r e n b e st e h t . I m A u s g a n g s z w e i g w i r d d a s
gewünschte Stromspiegelverhältnis durch Einheitstransistoren mit wenigen Nachkommastellen angenähert und schließlich die Restweite durch einen besonderen
Nicht-Einheitstransistor genau getroffen. Beim zweiten Stromspiegel ist die Weite
dieses besonderen Transistors W UM kleiner als die Einheitsweite W U (Stromspiegel mit Einheitstransistoren-Minus). Beim dritten Stromspiegel ist die Weite dies e s Tr a n s i s t o r s W U P g r ö ß e r a l s d i e E i n h e i t s w e i t e W U ( S t r o m s p i e g e l m i t
Einheitstransistoren-Plus).
Bei guten Designumgebungen für analoge Schaltungen wird unterschieden zwischen gezeichneten Weiten W layout und effektiven Weiten W eff . Durch Unterätzungen und Unterdiffusionen ∆W sub weichen W layout und Weff voneinander ab.
W eff = W layout – ∆W sub
gezeichnete und
effektive Weite
(5.4)
Für die Länge L eines Transistors gilt das gleiche. Üblicherweise werden die
gezeichneten Weiten W layout , bzw. L layout im Schaltplan angegeben, um den späteren Vergleich mit Layout und Schematic durchzuführen (LVS). Die gezeichneten
Weiten werden im Spice-Modell des Transistors auf effektive Weiten umgerechnet.
Die Unterdiffusionsweite ∆W sub ist prozessabhängig und schwankt mit den Modellen für schnelle, typische und langsame Transistoren. Sie schwankt nicht mit der
Temperatur.
Für die gewünschten Stromspiegelverhältnisse sind die effektiven Weiten entscheidend. Im Schaltplan werden die gezeichneten Weiten angegeben. Daher muss
e ine U m rech nung u nter Ber ücksi chtig ung von ∆ W s u b erf olge n, um bei ei nem
bestimmten Stromspiegelverhältnis r die gezeichneten Weiten W TR , W TO , W UM und
W UP zu erhalten.
Eine Einschränkung in der Wahl einer Weite ist durch das Raster der Weiten
gegeben. Die Genauigkeit der Maskenschreiber legt die minimale Auflösung, das
minimale Raster der Weiten fest. Dies kann zu Rundungsfehlern führen. Bei CMOS0.8 µm-Technologie beträgt die minimale Auflösung 0.1 µm.
Rundungsfehler
Das Matching der drei verschiedenen Stromspiegel in Abb. 5.1 soll anhand einer
Fallstudie untersucht werden. Es soll daran die Frage geklärt werden, ob es besser
ist, den einfachen „Zwei-Transistor-Stromspiegel“ oder die komplexeren „Stromspiegel mit Einheitstransistoren“ zu verwenden.
Fallstudie
Die Fallstudie findet für 0.8 µm CMOS statt. Die Längen L aller Stromspiegeltransistoren seien 5.0 µm. Die Weite W U des Einheitstransistors sei 4.0 µm. Die typische Unterdiffusionslänge beträgt ∆Wsub=0.87 µ m (im Modell für schnelle
Tr an s is t o re n: ∆Wsub= 1 . 2 µ m , i m Mo d e ll fü r la n g sa m e Tra n si st o r e n :
∆W s ub =0.39 µm). Die Anzahl N der Einheitstransistoren im Referenzzweig der
„Stromspiegel mit Einheitstransistoren“ wird von N=1 bis 11 variiert. Die Weite W TR
des Transistors im Referenzzweig des „Zwei-Transistor-Stromspiegels“ wird mit
N*W U eingestellt. Die Stromspiegelverstärkung r wird mit den Werten r=0.55, r=1.1,
r=2.2, und r=4.4 variiert. Es werden jeweils 500 Monte-Carlo-Simulationen mit
Matching- und Prozess-Modell (siehe [3-1] Abschnitt G.2) durchgeführt.
Aufgenommen werden die Differenz zwischen Mittelwert und Sollwert des Ausgangsstromes (mean value offset) und die Standardabweichung σ ∆Iout/Iout (sigma)
des Ausgangsstromes. Diese sind dargestellt über der Anzahl N der Transistoren
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.1 Matching zur Kodierung einer Sinus-Funktion
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Digital Kontrollierte Analoge Schaltungen
im Referenzzweig der „Stromspiegel mit Einheitstransistoren“. Das Ergebnis ist in
Abb. 5.2 (a-i) dargestellt.
a)
b)
Mean Value Offset with r =0,55
0,5
Sigma with r =0,55
3
0,4
2,5
0,2
0,1
0,0
-0,1
1
2
3
4
5
6
7
8
9
10
11
sigma in %
mean value offset in %
0,3
2
1,5
1
-0,2
0,5
-0,3
-0,4
0
1
-0,5
2
3
4
number of transistors
c)
5
6
7
8
9
10
11
8
9
10
11
8
9
10
11
8
9
10
11
number of transistors
d)
Mean Value Offset with r =1,1
Sigma with r =1,1
3
0,5
0,4
0,3
0,2
0,1
0,0
-0,1 1
2
3
4
5
6
7
8
9
10
11
sigma in %
mean value offset in %
2,5
2
1,5
1
-0,2
0,5
-0,3
-0,4
0
-0,5
1
2
3
4
number of transistors
e)
f)
Mean Value Offset with r =2.2
6
7
Sigma with r =2,2
3
0,5
0,4
2,5
0,3
0,2
0,1
0,0
-0,1 1
3
5
7
9
11
sigma in %
mean value offset in %
5
number of transistors
2
1,5
1
-0,2
0,5
-0,3
-0,4
0
-0,5
1
2
3
4
number of transistors
g)
5
6
7
number of transistors
h)
Mean Value Offset with r =4,4
0,5
Sigma with r =4,4
3
2,5
0,3
0,5
0,2
0,1
0,0
-0,1
1
2
3
4
5
6
7
8
9
-0,5
10
11
sigma in %
mean value offset in %
0,4
2
1,5
111
1
-0,2
0,5
-0,3
-0,4
0
1
-0,5
2
number of transistors
two transitors
Abb. 5.2:
3
4
5
6
7
number of transistors
unit tr., minus
unit tr., plus
(a-h) Matching bei Stromspiegeln mit dem Spiegelverhältnis r mit vielen Nachkommastellen:
Differenz zwischen Mittelwert und Sollwert und Standardabweichung σ ∆Iout/Iout des gespiegelten Stromes über der Anzahl der Transistoren N im Eingangszweig sind dargestellt für die
Stromspiegel „Zwei-Transistor-Stromspiegel“, „Stromspiegel mit Einheitstransistoren-Minus“
und „Stromspiegel mit Einheitstransistoren-Plus“.
Die Kreise zeigen Fälle an, in denen Stromspiegel ausschließlich mit Einheitstransistoren möglich sind, ohne modifizierte Einheitstransistoren (PLUS, MINUS)
79
80
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.1 Matching zur Kodierung einer Sinus-Funktion
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verwenden zu müssen. Es gilt dort W U =W UP =W UM . So wird z. B. in (c) bei N=10
das Stromspiegelverhältnis r=1.1=11/10 durch zehn Einheitstransistoren im Referenzzweig und genau 11 Einheitstransistoren im Ausgangszweig realisiert.
Beim Stromspiegel mit Einheitstransistoren-Minus kommt es gelegentlich zu einer
Unterbrechung des Graphen, d. h. ein solcher Stromspiegel mit diesem bestimmten
N ist nicht realisierbar, weil die Weite W UM unter die minimal zulässige Weite in dieser Technologie rutscht.
Die mittlere Abweichung vom Sollwert in (a), (c), (e) und (g) beträgt maximal etwa
0.4%. Dabei ist der Zwei-Transistor-Stromspiegel besser oder vergleichbar mit den
Stromspiegeln mit Einheitstransistoren. Sind Stromspiegel ausschließlich mit Einheitstransistoren möglich (Kreise), so wird der Mittelwert sehr genau getroffen mit
schlechtestens 0.04%. Die Differenz zwischen Mittelwert und Sollwert wird kleiner
mit steigendem N.
Die Standardabweichung σ ∆Iout/Iout des Ausgangsstromes in (b), (d), (f) und (h)
fällt erheblich stärker ins Gewicht. Sie kann im schlechten Fall 2 % und mehr betragen. Bestenfalls beträgt sie 0.5% bei N=11. Dieser Wert begrenzt die maximal mögliche Genauigkeit des Stromspiegelverhältnisses r. Dabei bewirkt die Verwendung
von ausschließlich Einheitstransistoren (Kreise) keine sprunghafte Verbesserung
des Matchings. In erster Linie kann durch Vergrößerung der Transistoren bzw.
Erhöhung der Anzahl N der Einheitstransistoren eine Verbesserung im Matching
erzielt werden.
Für das Stromspiegelverhältnisse r=1.1 (d) unterscheidet sich der Zwei-Transistor-Stromspiegel im Matching kaum vom den Einheits-Stromspiegeln. Sie sind also
gleichwertig. Für die Stromspiegelverhältnisse mit r=2.2 (f) und r=4.4 (i) wird der
Zwei-Transistor-Stromspiegel deutlich schlechter, insbesondere für kleine N.
Dass das Matching in (b) bei r=0.55 für den „Stromspiegel mit EinheitstransitorenPlus“ zickzackförmig verläuft, liegt daran, dass bei diesem Verhältnis die Weite
W UP des zusätzlichen Transistors einmal sehr dicht an der Einheitsweite W U liegt
und damit ein kleines σ ∆Iout/Iout erzielt wird und dann bei N+1 deutlich über W U liegt
und σ ∆Iout/Iout schlechter wird (um ca. 0.5%-1%).
Sonstige Schwankungen und Knicke in den Verläufen lassen sich auf die Rasterung der Weiten und Simulationsschwankungen zurückführen.
Folgendes läßt sich zusammenfassend sagen:
•
•
•
•
•
•
Möglichst größe Transistoren bzw. große N verwenden.
Für Stromspiegelverhältnisse r ≈1 sind „Zwei-Transistor-Stromspiegel“ und
„Stromspiegel mit Einheitstransistoren“ etwa gleichwertig. Für Stromspiegelverhältnisse von r>2 sind die Stromspiegel mit Einheitstransistoren dem
„Zwei-Transistor-Stromspiegel“ vorzuziehen. Für r<1 verschlechtern sich die
Verhältnisse am Zwei-Transistor-Stromspiegel und am Stromspiegel mit Einheitstransistoren etwa gleichermaßen.
Standardabweichung fällt stärker ins Gewicht als die Differenz zwischen Mittelwert und Sollwert.
Um eine Standardabweichung bei r=1.1 von kleiner als 1% zu erreichen müssen mindestens 5 Transistoren im Eingangszweig verwendet werden, also
eine Gesamtweite von 5x 4 µm.
Ausschließliche Verwendung von Einheitstransistoren hat starken Einfluss
auf die Differenz zwischen Mittelwert und Sollwert, verbessert aber erstaunlicherweise nicht entscheidend die Standardabweichung. Dies gilt natürlich
nur, solange alle Transistoren in ähnlicher Umgebung gehalten werden.
Gutes Matching wird erreicht, wenn ähnlich weite Transistoren verwendet
werden, sei es beim „Zwei-Transistor-Stromspiegel“ oder bei den „Stromspie-
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5 Implementierung am Beispiel zweier Sinusgeneratoren
5.2 Nichtlinearität stückweise linearer und stufenförmiger Sinus-Funktionen
geln mit Einheitstransistoren“. Bei der Auswahl zwischen Stromspiegel mit
Einheitstransistoren-Plus und Stromspiegel mit Einheitstransistoren-Minus ist
der Stromspiegel zu wählen, dessen zusätzlicher Transistor mit der Weite
W UP bzw. W UM näher an der Einheitsweite W U liegt.
Diese Maßnahmen und Überlegungen werden im Abschnitt 5.3.1 bei der Implementierung der Stromausgangsstufe zur Kodierung der Sinus-Funktion angewendet.
5.2 Nichtlinearität stückweise linearer und stufenförmiger Sinus-Funktionen
In Abb. 5.3 ist die Sinus-Funktionen mit verschiedenen stückweise linearen
Approximationen zu sehen. In Abb. 5.4 ist Sinus-Funktion mit verschiedenen stufenförmigen Approximationen zu sehen. Die Stufen-Funktionen sind zur SinusFunktion so verschoben, dass immer der Mittelpunkt einer Stufe von der SinusFunktion durchkreuzt wird.
t/T
t/T
Abb. 5.3:
(1-2) Stückweise lineare Approximation der Sinus-Funktion bei
verschiedenen Abtastraten (Abtastglied 1. Ordnung): 2-fache bis 16fache Abtastrate: 2xOversamp ... 16xOversamp (1). Differenz zwischen
Sinus-Funktion und ihrer Approximationen (2).
81
82
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.2 Nichtlinearität stückweise linearer und stufenförmiger Sinus-Funktionen
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t/T
t/T
Abb. 5.4:
(1-2) Stufenweise Approximation der Sinus-Funktion bei verschiedenen Abtastraten (Abtastglied 0. Ordnung): 2-fache bis 64-fache
Abtastrate: 2xOSR ... 64xOSR (1). Differenz zwischen Sinus-Funktion
und ihrer Approximationen (2).
Für die beiden Sinus-Funktionen, stückweise linear und stufenweise, wird die
Nichtlinearität (Total Harmonic Distortion, THD) bei verschiedenen Abtastraten
berechnet. Dies ist in [3-1] Kapitel F ausgeführt. Die Berechnung dient zur Abschätzung der Qualität des Signals. Daraus wird festgelegt, welche Abtastraten angestrebt werden sollen.
In der grafischen Darstellung der Koeffizienten der Oberwellen in Abb. 5.5 wird
deutlich, dass bei einer N-fachen Überabtastung die ersten relevanten Koeffizienten N-1 und N+1 sind, welche als Doppelspitzen sichtbar werden. Man hat durch
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Digital Kontrollierte Analoge Schaltungen
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.2 Nichtlinearität stückweise linearer und stufenförmiger Sinus-Funktionen
die Wahl einer bestimmten Überabtastung die Möglichkeit, unerwünschte Spektrallinien auszublenden.
Abb. 5.5:
THD linear und
stufenweise
Grafische Darstellung der Koeffizienten für verschiedene Abtastraten
und Abtast-Modi (nullter Ordnung - stepwise, erster Ordnung piecewise linear). Durch die Wahl der Abtastrate können bestimmte
Oberwellen ausgeblendet werden.
Mit Hilfe der Definition der THD ([3-1] Gl.(F.6)), der Gleichungen für die Koeffizienten a n für linearen und stufenweise Annäherung ([3-1] Gl.(F.11) bzw. Gl.(F.16)),
der Nebenbedingung, dass die Koeffizienten b n =0 sind, kann man die Nichtlinearität berechnen. Die Ergebnisse sind in Tab. 5.2 dargestellt.
Tabelle 5.2: THD bei verschiedenen Abtastraten
Anzahl der Abtaststellen
der Sinus-Funktion pro
Periode
THD stufenweise (Halteglied
nullter Ordnung)
THD stückweise linear
(Halteglied erster Ordnung)
2
48.3%
12.1%
4
48.3%
12.1%
8
22.9%
2.4%
16
11.3%
0.59%
32
5.6%
0.14%
64
2.7%
0.04%
Man kann deutlich erkennen, dass die THD bei Abtastgliedern erster Ordnung mit
Anzahl der Stützstellen schneller abnimmt, als die THD bei Abtastgliedern nullter
Ordnung. Für die Schaltungsrealisierung wurden 16 Abtaststellen bei stückweise
83
84
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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linearer Approximation und 64 Abtaststellen bei stufenweiser Approximation zum
Vergleich gewählt. Diese Linearitäten sind ausreichend für die Bioimpedanzmessung.
5.3 Schaltungsentwurf für die stückweise lineare
Sinus-Funktion
Da nun die Anzahl der Abtaststellen für eine Abtast erster Ordnung auf 16 festgelegt ist, soll in dem folgenden Abschnitten gezeigt werden, wie man bei diesen
Anforderung eine Schaltung entwickeln kann. Dabei stehen stromsparende und
Niedrigspannungskonzepte im Vordergrund.
Die entwickelte Schaltung (Abb. 5.6) wird von der Stromausgangsstufe her gesehen erklärt. Diese Vorgehensweise lässt Funktion und Motivation leichter erklären.
Die Stromausgangstufe (Current Output Stage), die den Sinus mit nur vier Ausgangstransistoren kodiert, wird von einem digitalen Steuerwerk (Digital Control)
kontrolliert. Ein niedrigstrom Spannungsstromwandler (Transconductance Amplifier), ein Dreiecksgenerator (Triangle Generator) und ein digital kontrollierter
Stromspiegel (Digital Controlled Current Mirror) erzeugen die analogen Stimulisignale für die Stromausgangsstufe. Ein Elektrodenmultiplexer (Electrode Multiplexer) wählt aus, welche von vier Messelektroden (E0, E1, E2, E3) der Vier-SpitzenMess-Methode Stromausgang oder Stromeingang sind. Ebenso sorgt der Multiplexer für die Polung des Stromes in den verschiedenen Sinushalbwellen und liefert
die differentiellen Abfallspannungen am Meßwiderstand (Niere) V inp und V inn zur
Auswertung des komplexen Widerstandes.
Current Output Stage
V 3/4
Digital
Controlled
Current
Mirror
Icharge
Idischarge
Triangle
Generator
V
V 3/4
V 1/4
V 1/4
Vmaster
VDD
Voff
Transconductance
Amplifier
gm
Von
Vrising
T1
I
Vslave
6µA
T3
T2
Transmissiongate
Multiplexer
Vfalling
T0
8
Iout
4x4
clk
Digital
Control
Control
Electrode
Multiplexer
Vinn
Vinp
VSS
Pads
E0 E1 E2 E3
Abb. 5.6:
Blockschaltbild des Generators für die stückweise lineare Sinus-Funktion: In vier verschiedengroßen Transistoren T 0 bis T 3 ist die Sinus-Funktion kodiert.
In den folgenden Abschnitten wird die Funktionsweise der einzelnen Module
geklärt.
5.3.1 Stromausgangsstufe
Die Position der Stromausgangsstufe (Current Output Stage) im Signalweg ist in
Abb. 5.6 dargestellt.
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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Wird eine Sinus-Funktion sechzehnfach (äquidistant bei α=0 beginnend) abgetastet, so ergeben sich nur vier verschiedene Abtastwerte, wenn man vom Vorzeichen absieht. Dies legt die Idee nahe, dass man diese vier Abtastwerte durch vier
verschieden große Ausgangstransistoren realisiert, d. h. der Verlauf der SinusFunktion wird in nur vier MOS-Transistoren kodiert. In Abb. 5.7 ist das Blockschaltbild dieser Schaltung dargestellt.
VDD
off
T2
on
rising
Multiplexer
T3
T1
falling
T
0
4x4
clk
Abb. 5.7:
Digital
Control
Iout
Stromausgangsstufe: vier über Multiplexer angesteuerte Transistoren
T 0 , T 1 , T 2 und T 3 erzeugen den Sinus.
Die vier Transistoren T 0 bis T 3 stellen am Ausgang unterschiedlich gewichtete
Ströme zu Verfügung. An die Transistoren können vier verschiedene Spannungswerte angelegt werden: On: Der Transistor hält seinen Ausgangsstrom konstant;
Off: der Transistor lässt keinen Strom durch; Rising: der Ausgangstrom steigt linear
mit der Zeit; Falling: der Ausgangsstrom sinkt linear mit der Zeit. Über eine digitale
Steuerlogik werden die notwendigen Spannungen ausgewählt und an die Ausgangstransistoren gelegt. Nacheinander schalten sich in der ersten Viertelwelle des
Sinus alle Transistoren T 0 bis T 3 ein. In der zweiten Viertelwelle schalten sich die
Transistoren T 3 bis T 0 wieder nacheinander aus. Das bedeutet, dass die Summe
der Weiten aller Transistoren W T mit den Amplitudenspitzenwert korrespondiert. In
Tab. 5.3 sind die notwendigen Weiten-Verhältnisse W N /W T der Transistoren T n (T 0 ,
T 1 , T 2 , T 3 ) bezogen auf die totale Weite W T =W 0 +W 1 +W 2 +W 3 dargestellt. Um den
negativen Strom der dritten und vierten Halbwelle (180°<α<360°) zu erzeugen, wird
das externe Messobjekt (Niere) über zwei Elektroden-Umschalter umgepolt.
Tabelle 5.3: Sinus-Funktion und Transistorweiten
Zähler N
Winkel αN
in Grad
WN/WT Verhältnis
WT=(W0+W1+W2
+W3)
Zuwachs
sin(αN)-sin(αN-1)
Sinus
sin(αN)
-1
0.0°
0.0
0
-
0
22.5°
0.3827
0.3827
W0/WT=0.3827
1
45.0°
0.7071
0.3244
W1/WT=0.3244
2
67.5°
0.9239
0.2168
W2/WT=0.2168
3
90.0°
1.0
0.0761
W3/WT=0.0761
85
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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Dieses Prinzip hat drei Vorteile:
Drei Vorteile
1.
Die Stromeffizienz dieser Schaltung ist sehr hoch. Der am Ausgang erzeugte
Strom wird vollständig für die Erzeugung des Sinus benutzt.
2.
In nur vier Transistoren ist der Verlauf des Sinus kodiert.
3.
Der Stromquellenausgang benötigt keine Rückkopplung im Gegensatz zu
einem Operationsverstärker am Ausgang und hat daher eine hohe Bandbreite bei gleichem Stromverbrauch.
Die Frage ist nun: Wie erfolgt die Ansteuerung der Ausgangstransistoren, dass
sich vier Fälle pro Transistor möglich sind, a) konstante Ströme, b) linear ansteigende Ströme, c) linear abfallende Ströme und d) keine Ströme ergeben. Dazu sind
erstens Schalter und eine digitale Ansteuerung dieser Schalter notwendig, und
zweitens entsprechend interne ansteigende, abfallende oder konstante Referenzsignale. Realisiert man diese Referenzsignale mit Strömen, so besteht die Ausgangstufe aus einfachen Stromspiegeln mit Schaltern. In Abb. 5.8 ist das Prinzipbild der
geschalteten Ausgangsstromspiegel zu sehen.
VDD
swoff
swi
T
swi
VSS
T ref
T
swi
VSS
VSS
Von
T ref
T ref
IC
Always On
Current
Rising Current
T
Mirror
n Section
swfall
Vfall
IR
swon
swrise
Vrise
IF
Switch
Off
swin
Section
IO U T
Output Current
nthTransisor
T
nth Switching
Section
T
Falling Current
86
IC
0
T/4
t
Falling Current I F
Rising Current I R
Alway On Current I C
Abb. 5.8:
Prinzipschaltbild der geschalteten Ausgangstromspiegel. Der N-te
Ausgangstransistor kann über Schalter mit drei verschiedenen
Spannungen V fall , Vrise und Von verbunden werden. Ausgeschaltet wird
der Strom über den Schaltransistor Tswin .
Im unteren Teil der Abbildung sind die Stromverläufe der Referenzströme zu
sehen. Es gibt einen ansteigenden Strom I R (Rising Current), einen abfallenden
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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Digital Kontrollierte Analoge Schaltungen
Strom I F (Falling Current) und einen konstant angeschalteten Strom I C (Always On
Current). Die Ströme I F und I R weisen einen Dreiecksverlauf auf. Die Namen „Steigend“ und „Fallend“ beziehen sich auf die erste Rampe nach dem Zeitpunkt t=0, wo
der Sinus beginnt. Die maximale Amplitude des Dreiecksverlauf entspricht dem
Strom I C .
Der Stromspiegel selbst besteht aus jeweils zwei in Serie geschalteten Transistoren. Der untere Transistor T ref ist der eigentliche Stromspiegeltransistor mit einer
großen Länge (Mirror Section), um die Stromspiegeleigenschaften zu erfüllen. Der
obere Transistor Tswi ist der Ein- und Ausschalter-Transistor mit einer kurzen Länge
(Switch Off Section), um den Einschaltwiderstand klein zu halten.
Source Schalter
Bei den Ein- und Ausschalter-Transistoren Tswi handelt es sich um den SourceStromschalters aus Abschnitt 2.1. Man schaltet nicht die Bias-Spannung des
Stromquellentransistors aus, weil dies starke Signalstörungen ergibt, sondern man
schaltet den Strompfad im Source-Anschluss ab. Dadurch bleibt die Bias-Spannung
immer auf einem konstanten Wert.
Das digitale Steuerwerk aus Abb. 5.7 hat die Aufgabe, die richtige Referenzseite
de r S tr omsp ieg el a uf d ie A usga ngs seit e de r S tr oms pie gel zu scha lte n. D ie s
geschieht über die Schalter ’swon’, ’swoff’, ’swrise’, ’swfall’. Entworfen wurde das
digitale Steuerwerk nach den Prinzipien für den Entwurf digitaler Schaltungen zur
Kontrolle analoger Schaltungen ([3-1] Kap.A).
Steuerung der
Stromamplituden
Die Amplitude des Ausgangsstroms muss eingestellt werden können. Die europäischen Normen [5-13] legen Obergrenzen für in den menschlichen Körper einprägbaren Ströme implantierter Geräte fest. Tab. 5.4 gibt eine Übersicht über die
Obergrenzen. Größere Ströme, vor allem Gleichströme, führen zur Elektrolyse mit
freiwerdenen Radikalen und damit zu toxischen Reaktionen im Gewebe.
Tabelle 5.4: Maximale Ströme der Einprägung in das
menschliche Gewebe
Frequenz f in Hz
maximaler Strom in µA
0
<0.1
20
50
1 000
50
400 000
20 000
5 000 000
20 000
In diesem Design wurde die Obergrenze auf 25 µA festgelegt, um Verletzungen
des Gewebes zu verhindern und den Stromverbrauch klein zu halten. Es können
verschiedene Amplituden eingestellt werden. Dies erfolgt durch Parallelschaltung
von Transistoren in den Ausgangsstromquellen. Es können folgende Amplituden
87
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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ausgewählt werden: 25 µA, 12.5 µA, 6.25 µA und 3.125 µA. In Abb. 5.9 ist die Prinzipschaltung der parallelschaltbaren Ausgangstransistoren zu sehen.
VDD
sw8
swoff
T swin /8
swrise
sw4
T swin /8
sw8
swon
T n /8
sw2
T swin /4
sw4
T n /8
T swin /2
Off
Section
T n /2
Mirror
Section
sw2
T n /4
swfall
Abb. 5.9:
Half Transistor
Quater Transistor
8th Transistor
8th Transistor
Output Current
n th Transistor
nth Switching
Section
88
Ausgangstransistor T n ist aus vier parallelen Stromzweigen mit unterschiedlicher Wichtung (1/8, 1/8, 1/4, 1/2) zur Einstellung der Stromamplituden aufgebaut.
Über die Schalter sw8 bis sw2 können die Transistoren T n /8 bis T n /2, bzw Tswin /8
bis Tswin /2 auf Gate-Potential eingeschaltet oder auf VDD ausgeschaltet werden.
Dies erhöht den Ausgangsstrom jeweils um den Faktor 2. Deutlich zu erkennen ist
hier, dass die Schalter in der Gate-Leitung liegen. Da es sich hier um statische
Schalter (Abschnitt 3.4.1) handelt, ist dieses Schalterprinzip zulässig.
Eine Schwierigkeit besteht darin, wie man die numerisch reelle Sinuswerte in
numerisch rationale matchende Layoutelemente, also die Dimensionierung von
Transistoren, umsetzt. Der Begriff „reelle Zahlen“ bedeutet in diesem Zusammenhang mathematisch reell, d. h. Zahlen die nicht als Brüche (Verhältnisse), also
rationale Zahlen darstellbar sind. Ein technologisch gut kontrolliertes Layout lässt
sich aber nur auf der Basis von rationalen Zahlen mit wenigen Nachkommastellen
realisieren. Für mehrere Nachkommastellen ist in Abschnitt 5.1 eine prinzipielle
Vorgehensweise gezeigt, die hier angewendet werden soll.
Matching und
Sinus
Das Hauptproblem besteht in der Suche nach dem Einheitselement, dem Einheitstransistor, aus dem sich alle Layoutelemente zusammensetzen. Nur die Exis t e n z e in e s s o lc h e n E l e m e n t e s e r l a ub t e s, g u t m a t c h en d e C h i p - L a y ou t s z u
erzeugen.
Einheitselement
Dieses Einheitselement muss zum einen die Sinus-Funktion mit minimalem Fehler
beschreiben können, zum anderen die verschiedenen Verstärkungsfaktoren realisieren können. Bei der stückweise linearen Sinusausgangsstufe werden der Stromspiegeltransistor Tn aus dem Einheitstransistor TU mit dem Weiten- zu
Längenverhältnis
W U / L U = 4 µm / 5 µm
und der Stromschaltertransistor Tswin aus dem Einheitstransistor T Uswi
W U / L Uswi = 4 µm / 0.8 µm
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5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
zusammengesetzt. Die Länge L U =5 µm gewährleistet ausreichende Stromspiegeleigenschaften. Die Länge L Uswi =0.8 µm steht für einen niederohmigen Schalter. Der
Anteil der Sinus-Funktion, der nicht mehr in das Raster der Einheitstransistoren
passt, wird durch einen zusätzlichen Nicht-Einheitstransistor mit positiv modifizierter Wei te W U P oder ne gativ modifizie rte r Wei te W U M rea lisiert ( vgl. Abb . 5 .1
Seite 77).
Die kleinste zu realisierende Einheit in der Ausgangstufe ist im Transistor T 3
(Abb. 5.7) zu finden. Dieser Transistor T 3 und ebenso T 0 . T 1 und T 2 setzen sich aus
den vier Stromzweigen W N /8, W N /8, W N /4 und W N /2 in Abb. 5.9 für die Kontrolle
der Ausgangsamplitude zusammen. Im Strompfad 1/8 für den Transistor T 3 befindet
sich der kleinste verwendete Transistor, und dieser wird als Einheitstransistor T U
definiert. Es ergibt sich Tab. 5.5 für die Dimensionierung der restlichen Ausgangstransistoren.
Tabelle 5.5: Dimensionierung der effektiven Weiten der Ausgangstransistoren für
die stückweise lineare Sinus-Funktion
Weite WN/8
in µm
Weite WN/8
in µm
Weite WN/4
in µm
Weite WN/2
in µm
k ·W U +W UP/M
k ·W U +W UP/M
k ·W U +W UP/M
k ·W U +W UP/M
W0 / WT =
0.3827
4 · 4.0 + 4.1
=20.1
4 · 4.0 + 4.1
=20.1
9 · 4.0 + 4.2
=40.2
19 · 4.0 +4.4
=80.4
160.8
W1 / WT =
0.3244
3 · 4.0 + 5.0
=17.0
3 · 4.0 + 5.0
=17.0
7 · 4.0 + 6.1
=34.1
16 · 4.0 +4.2
=68.2
136.3
W2 / WT =
0.2168
2 · 4.0 + 3.4
= 11.4
2 · 4.0 + 3.4
=11.4
4 · 4.0 + 6.8
=22.8
10 · 4.0 +5.6
=45.6
91.2
W3 / WT =
0.0761204
1 · 4.0 + 0.0
=4.0 =: WU
1·4.0+0.0
=4.0 =: WU
2 · 4 + 0.0
=8.0
4 · 4.0 +0.0=
16.0
32.0
WN/WT
Verhältnis
aus Tab. 5.3
(W0+W1+
W2 +W3)
/WT = 1.0
Weite WN
in µm
realisiertes
WN/WT
Verhältnis
0.3826
0.3250
0.2169
0.0714
WT =
420.3
1.0
Die Weiten sind angegeben als ganzzahliges Vielfaches k der Einheitsweite W U
und einer Restweite W UP oder W UM . W UP wird benutzt, wenn die Restweite W UP
größer (plus) als die Einheitsweite W U ist. W UM wird benutzt, wenn die Restweite
W UM kleiner (minus) als W U ist. Die Erstellung der Tabelle geht wie folgt vor sich.
Das Verhältnis W N /W T ergibt sich aus Tabelle Tab. 5.3. Die fettgedruckten Weiten
bei Transistor T 3 mit W 3 /8 stellen die Festlegung auf den Einheitstransistor T U oder
dessen Weite W U dar, d. h. ein Achtel des Transistors T 3 entspricht per definitionem dem Einheitstransistor T U . Aus W 3 /W T =0.07612 und W 3 /8=:W U =4.0 µm ergibt
sich die Gesamtweite aller Ausgangstransistoren W T =420.3 µm. Über Proportionalitätsbeziehung ergeben sich die Gesamtweiten der Transistoren T 2 , T 1 und T 0 , die
dann durch den Term k ·W U +W UP oder k ·W U +W UP als Summe von k Einheitsweiten
W U und einer Restweite W UP bzw. W UM dargestellt werden. Man kann feststellen,
dass durch die Festlegung auf ein technologiebedingtes Raster der Weite von
0.1 µm das realisierte Verhältnis W N /W T leicht von dem geforderten Verhältnis aus
Tab. 5.3 abweicht.
In Abb. 5.10 ist das Layout des Einheitselementes zu sehen. Das Einheitselement
besteht aus zwei Einheitstransistoren T U und T Uswi . Sowohl der Schalttransistor
T Uswi als auch der Spiegeltransistor T U sind in einem kompakten Layout zusammengefaßt. Dieses Einheitselement verhält sich wie eine Standard-Zelle, die geeig-
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5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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net ist, mehrmals nebeneinander platziert zu werden. Es gibt eine gemeinsame
Versorgungsspannungsleitung (Power Line) und eine gemeinsame Stromausgangsleitung (Output Metal Line). Jedes Einheitselement hat seinen eigenen Wannenkontakt (Well Contact).
TUswi
TU
Abb. 5.10: Einheitselement der Stromausgangsstufe mit Spiegeltransistor T U und
Schaltereinheitstransistor T Uswi (PMOS)
In Abb. 5.11 ist ein Ausschnitt des Layout der Transistor-Ausgangsmatrix zu
sehen. Für dieses Layout wurden die Matching-Regeln aus Kapitel 5.1 und [3-1]
Kapitel G verwendet. Man erkennt, wie die Einheitselemente aus T U und T Uswi in
Form von Standardzellen in einer Matrix platziert sind. Diese Struktur erlaubt,
neben den Einheitstransistoren T U die notwendigen Transistoren für die Restweite
T UP und T UPswi bzw. T UM und T UMswi zu plazieren. Es gibt Dummy-Elemente (-Transistoren), die am Rand sitzen. Sie sind nötig für gutes Matching, d. h. sie stellen
sicher, dass alle Nutz-Elemente (-Transistoren) das gleiche Umfeld haben, auf
jeder Seite jeweils einen Transistor als Nachbarn. Außerdem müssen, wie aus Tab.
5.5 mit der Dimensionierung der Transistoren hervorgeht, noch Restweiten realis i e r t w e r d e n . I n d e r A b b i l d u n g 5 . 11 s i n d d i e d r e i R e s t w e i t e n W U P = 4 . 2 µ m ,
W UP =6.1 µm und W UP =4.1 µm der Transistoren, T 0 /4, T 1 /4 bzw. T 0 /8 zu sehen. Aufgrund der größerem Weite von W UP sind die Nachbartransistoren (dummy) zwangsläufig etwas kleiner, und sie werden daher nur als Dummy-Transistoren benutzt, um
die gleiche Umgebung sicherzustellen.
Z w is c h e n z w e i Tr a n si st o r -R ei he n ve r l au f en d ie Ve rd r a ht u ng s s c hi en e n a u f
Metall1. Es gibt verschiedene Schienen und Strukturen:
1.
Versorgungsspannungsschiene VDD mit N-Wannen-Anschlüssen (N-Well
Contacts).
2.
Ausgangsstrom ’Iout’, an der alle Draingebiete der Transistoren angeschlossen sind.
3.
Kontrollsignal zum Ausschalten der Transistoren, z. B. ’swoff T0’. Dieses
geht an die Abschalttransistoren.
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5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
4.
BIAS-Spannungen, z. B. ’Vbias T0’ um den Strom einzustellen.
5.
Guard-Ring, der vor Störungen aus dem Substrat schützen soll.
6.
N-Wanne (N-Well) in der die PMOS-Transistoren gut geschützt eingebettet
liegen.
VDD
guard ring
sw
dummy
VDD + contacts
TUP
sw
sw
VDD + contacts
TUP
TUP
sw
sw
VDD
Abb. 5.11: Ausschnitt aus PMOS-Transistor-Matrix der Ausgangstufe. Zu sehen
sind drei verschiedene Transistoren: Einheitstransistoren (W=4 µm),
„Restweiten-Transistoren“ (W<>4 µm), die etwas größer sind als die
Einheitstransistoren (T UP ), und Dummy-Transistoren am Rand und in
der Mitte ohne Drain-Contact an der Schiene I out .
LVS Problem
Eine besondere Schwierigkeit bei diesem Layout besteht in der Verifikation mit
Hilfe des Vergleichs von Layout und Schematic, dem sogenannten LVS (Layout versus Schematic). Es wird für den LVS das Programmpaket DIVA LVS von der Firma
Cadence verwendet. Der DIVA-LVS untersucht die Netzlisten von Layout und Schematic auf identische Subnetzlisten. Manchmal, so wie in diesem Layout gibt es
Subnetzlisten, die in ihrer logischen Struktur und Beschaltung identisch sind,
jedoch nicht identisch bei den Parametern der Bauelemente (z. B. Weite von Transistoren). Der DIVA LVS und andere LVS-Programme sind nicht in der Lage, aufgrund der Parameter der Bauelemente nun diese identischen Subnetzlisten in
Layout und Schematic auseinander zu halten oder einander zuzuordnen. Diese
Programme lösen dies durch zufällige Zuordnung der Subnetze, weshalb der LVS
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5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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(meist) zu dem Ergebnis kommt, dass die Netzlisten zwar logisch miteinander übereinstimmen aber die Parameter der Bauelemente voneinander abweichen.
In Abb. 5.11 sind alle Dummy-Transistoren (-Schalter) solche identischen SubNetzwerke mit unterschiedlichen Parametern, d. h. Weiten. Die zur Unterscheidung
der Subnetzlisten kritischen Knoten für den LVS sind in der Abb. 5.11 mit Kreisen
markiert. Die richtige Zuordnung wird durch Platzierung zusätzlicher Pins auf diese
Knoten im Layout und Schematic erzwungen.
5.3.2 Spannungsstromwandler
Die Position des Spannungstromwandlers (Transconductance Amplifier gm) im
Signalweg ist in Abb. 5.6 auf Seite 84 dargestellt.
In Kapitel 5.3.1 wurden drei verschiedene Ströme für die Erzeugung einer Sinusfunktion vorausgesetzt: ein linear ansteigender, ein linear abfallender Strom und
eine konstanter Maximalstrom. Linear ansteigende und abfallende Ströme lassen
sich nicht so leicht erzeugen. Dagegen ist es viel leichter, über einen konstanten
Strom, der eine Kapazität umlädt, eine lineare abfallende oder ansteigende Spannung zu erzeugen. Setzen wir die Existenz einer solchen Spannung voraus, dann
benötigt man einen Spannungsstromwandler, einen Transconductance-Verstärker,
der diese Spannung direkt in einen Strom umsetzt. Eine Vielzahl solcher Transconductance-Verstärker wurde veröffentlicht, insbesondere für die Realisierung von
gmC-Filtern [5-14][5-15][5-16][5-17]. Ziel der Schaltungen dieser Veröffentlichungen ist es, den linearen Aussteuerbereich zu maximieren. Leider liefern dort die
Schaltungen selbst keine Information, wie groß bei einer gewissen momentane
Aussteuerung die resultierende Nichtlinearität ist. Die maximale Aussteuerbarkeit
schwankt mit den Prozess-Parametern.
In diesem Kapitel wird eine Schaltung vorgestellt, die zwei Grenzspannungen
liefert, bis zu denen ein Transconductance-Verstärker prozessunabhängig bei gleicher Nichtlinearität ausgesteuert werden kann. D. h., bleibt man mit der Aussteuerung innerhalb der Grenzspannungen, so übersteigt die Nichtlinearität nie einen
maximalen Wert, gleichgültig bei welchem Prozessausfall. Die Grenzspannungen
stellen sich entsprechend dem Prozessausfall so ein, dass bei ihnen immer die
gleiche Nichtlinearität herrscht.
Konstante Nichtlinearität - prozessunabhängig
Des weiteren wird eine sehr einfache Gleichtaktregelung für differentielle Transconductance-Verstärker vorgestellt, die auf der Messung der Source-Spannung
V SRC der Eingangsstufe des folgenden Transconductance-Verstärkers beruht. Die
Source-Spannung V SRC einer Differenzeingangsstufe korrespondiert im linearen
Bereich des Transconductance-Verstärkers mit der Gleichtaktspannung der Eingangssignale dieser Differenzstufe. Die Spannung V SRC kann dann in der Ausgangsstufe des vorherigen Transconductance-Verstärkers zur Gleichtaktregelung
benutzt werden. Dieses Prinzip kann die Gleichtakt-Regelungen der gmC-Filter aus
[5-14][5-15][5-16][5-17] deutlich vereinfachen.
Gleichtaktregelung durch Messen der SourceSpannung.
Da es sich bei dieser Schaltung um eine Low-Power-Anwendung handelt, muss
das gm des Transconductance-Verstärkers sehr klein sein.
sehr kleines gm
Folgende Merkmale soll die Gesamtschaltung des Spannungsstromreglers aufweisen:
1.
Voll differentielles Design, um bei Low-Power Anwendungen die Störungen
vom Digitalteil ausgehend zu minimieren.
2.
Ausgangströme steigen von null auf einen maximalen Wert um einige µA und
wieder zurück. Dies erfordert einen Strom-Levelshifter am Ausgang.
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5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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3.
Gleichtakt-Regelung soll zeitkontinuierlich stattfinden und keinen zusätzlichen Strom benötigen. Dies findet über eine Gleichtakt-Source-Regelung
statt. Ein Mittelwertbildung über Widerstände scheidet wegen des zu großen
Stromverbrauchs oder andernfalls der zu großen Widerstände aus.
4.
Eine sehr niedrige Transimpedanz gm von wenigen µA/V muss realisiert
werden, weil mit einer großen Eingangsspannung nur wenige µA umgeschaltet werden dürfen. Große Spannungen sollen den Einfluss von Rauschen und
Offset-Fehlern klein halten. Spannungsstromwandler mit Widerständen
scheiden aus, weil deren realisierbare Transconductance gm viel zu groß ist.
5.
Die 1/4-3/4-Grenzspannungen (linearer Bereich) sollen festgelegt werden,
d. h. die Schaltung soll eine obere und untere Spannung liefern, in der eine
ausreichende Linearität gewährleistet ist.
gm-Stufe
In Abb. 5.12 ist die Schaltung der gm-Stufe des Spannungsstromwandlers dargestellt.
VDD
II
Current
Bias
Section
T I W/L=50/8
V BIASI
VSRC
VN
VOUTP
T V N W/L=5/60
T VP
IP
T Mp W/L=7.5/5
IN
T Mn
Diffential
Input
VP
VOUTN
Active Load
Transistors
with Mirror
Function
VSS
Abb. 5.12: gm-Stufe des Transconductance-Verstärkers: einfache PMOS-Differenzeingangsstufe mit aktiver Last mit Stromspiegelfunktion.
Hier wird die eigentliche Wandlung der Spannung in Strom vorgenommen. Verschiedene Aspekte sind in dieser Schaltung berücksichtigt. Sie ist voll differen tiell.
Der Bias-Transistor T I soll einen Strom als Konstant-Strom-Quelle I I = 2 µA fließen
lassen. Er darf relativ weit (W=50 µ m) sein, da dessen dann gro ße parasitäre
Drain-Kapazitäte die Geschwindigkeit der Schaltung nicht verschlechtert. Die große
Weite erlaubt eine kleine Overdrive-Spannung, d. h. der Transistor benötigt nur
eine kleine Arbeitsspannung, um im linearen Sättigungsbereich zu bleiben. Die
relativ große Länge (L=8 µm) erlaubt einen hohen Ausgangswiderstand
r i = 40 MΩ
(bei einer Längen-Modulation-Spannung 1/λ = -90 V). Die PMOS-Differenzeingangsstufe hat die Eingangsignale V N und V P. Die von diesen Signale angesteuert e n Tr a n s i s t o r en T V N un d T V P m i t d em W / L - Ve r h äl t n i s 5 µ m / 6 0 µ m l ö se n d a s
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Problem, ein sehr kleines gm zu realisieren. Mit einer großen Eingangsspannung
von etwa 500 mV soll der kleine Arbeitsstrom I I von einen Differenzzweig in den
anderen umgelenkt werden. Deshalb ist die große Länge nötig. Die PMOS-Transistoren liegen in einer eigenen Wanne mit Anschluss am gemeinsamen Source, um
sie vor Störungen aus dem Substrat zu schützen und um die notwendige GateSource-Spannung kleiner zu halten, da der Substrat-Effekt vermieden wird, wenn
die Source-Spannung gleich der Substrat-Spannung ist.
Die Source-Spannung V SRC wird abgegriffen und für die Regelung des Gleichtakta ntei ls ve rw ende t. D ie Ver we ndung d er So urce -S pannu ng zur R egelu ng des
Gleichtaktanteils ist zulässig, da die Source-Spannung in erster Linie nur von dem
Gleichtaktanteil V CM =(V P +V N )/2 abhängt und relativ unabhängig von der Eingangsspannungsdifferenz V P -V N ist. Wie man in Abb. 5.14 sieht, ist dies der Fall innerhalb des linearen Bereichs und innerhalb noch zu bestimmender Grenzen.
Die Stromspiegeltransistoren T Mp und T Mn weisen mit ihrem W/L-Verhältnis von
7.5µm/5µm das Optimum für Ausgangssteilheit und Geschwindigkeit auf. Jeder
Transistor ist aus drei Einheitstransistoren mit W/L=2.5µm/5µm zusammengesetzt.
Diese Stufe hat eine typische Bandbreite von
f 3dB = 19 MHz.
In Abb. 5.13 ist die Bandbreiten-Simulation dargestellt. Der Arbeitstrom beträgt
nur 2 uA.
Abb. 5.13: Frequenzgang der gm-Stufe mit einer Bandbreite von 19 MHz. Die
ausgangsseitig zusätzlich notwendigen Stromspiegeltransistoren sind
ebenfalls mitsimuliert worden.
Die gm-Stufe wird mehrmals für den Aufbau des gesamten Spannungsstromwandlers verwendet. In Abb. 5.14 ist die simulierte DC-Ausgangskennlinie der gmStufe zu sehen. In (1) sind die Spannungsverläufe der Spannung V SRC , V SRC_ref ,
V BIASI , V N und V P über der Differenz der Eingangsspannung V P -V N dargestellt. Die
Spannung V src stellt die gemeinsame Source-Spannung der Differenzeingangstransistoren der gm-Stufe dar. Sie verläuft wie eine nach unten geöffnete Parabel. Ist
die Aussteuerung der Differenzstufe V P -V N klein, so ist V SRC fast konstant und
daher wie gewünscht unanhängig von der Aussteuerung V P -V N . Der Gleichtaktanteil der Eingangssignale liegt bei V CM = 540 mV. In (2) werden die Ausgangsströme
I N und I P dargestellt. Bei Vollaussteuerung gehen die Ströme in die Begrenzung
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5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
von 2 µA. Im linearen Arbeitsbereich über ca. 500 mV differentieller Eingangsspannung stellt sich das sehr kleine differentielle gm
d( I P – I N )
gm = --------------------------- = 1, 87 µA ⁄ V
d( V P – V N )
(5.5)
ein. Ein so kleines gm über einen großen Aussteuerbereich mit Widerständen und
Operationsverstärkern zu realisieren, würde flächenmäßig zu große Widerstände im
Bereich von MΩ benötigen und ist daher nicht mit Widerständen realisierbar (HighResistive-Poly steht in diesem Prozess nicht zur Verfügung).
Abb. 5.14: (1-2) (1) Eingangsspannungen V N und V P erzeugen einen parabelförmigen Verlauf der Source-Spannung V SRC . (2) Die Ausgangsströme I P
und I N sind innerhalb der 1/4-3/4-Grenze (von I N_lim bis I P_lim ) markiert
durch die Buchstaben ’A’ und ’B’ gut linear.
1/4-3/4-Grenze
Die weitere Betrachtung führt zur Suche nach den geeigneten Grenzen für die
Signalamplitude, um eine bestimmte Nichtlinearität nicht zu überschreiten. Die
oben erwähnten Veröffentlichungen über gm-Stufen behandeln die Frage, wie man
für Transconductance-Verstärker bei gleicher Aussteuerung am Eingang die Linearität erhöhen kann. In dieser Schaltung wird die Nichtlinearität eines Transconduct a n c e - Ve r s t ä r k e r s v o r g e g e b e n , u n d d a n n w e r d e n d a r a u s z w e i a l l g e m e i n e
Grenzspannungen V P_lim und V N_lim ermittelt. Bleibt die Aussteuerung innerhalb
der Grenzspannungen V P_lim und V N_lim , so wird die geforderte Nichtlinearität nicht
überschritten. Die Grenzspannungen können durch ein einfaches Schaltungskonzept gewonnen werden. Im ersten Ansatz werden zwei spezielle Grenzspannungen V P_lim = V 3/4 und V N_lim = V 1/4 festgelegt. Sie beschreiben die 1/4-3/4-Grenze.
Wenn gilt V P =V 3/4 und V N =V 1/4 , dann fließen im Transconductance-Verstärker die
Grenzströme I N_lim =1/4 ·I C bzw. I P_lim =3/4 ·I C , d. h. dass der Strom I N auf 1/4 des
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Differenzstufenstroms I I gesunken und I P auf 3/4 gestiegen ist. Die 1/4-3/4-Grenze
ist in Abb. 5.14 (2) durch die beiden Markierungen A und B gezeigt. Der erste Eindruck vermittelt gute Linearität in diesem Bereich. Die Grenzspannungen V 1/4 und
V 3/4 werden im Dreiecksgenerator (Abb. 5.6) benötigt.
Nichtlinearität der gm-Stufe - THD und IIP3
Durch Simulation kann die Nichtlinearität (THD) der gm-Stufe bestimmt. Ein differentielles Sinus-Eingangssignal wird mit drei verschiedenen Amplituden an die Eingänge der gm-Stufe gelegt. Die spektralen Anteile der Ausgangsströme I P und I N
werden jeweils durch FFT bestimmt. Bestimmt man die THD des differentiellen
Signals I P -I N , so fallen alle Oberwellen mit geradem Vielfachen der Grundfrequenz
weg. Die Grundfrequenz beträgt 20 kHz.
Simulation
In Tab. 5.6 sind die Oberwellen bis zur dritten ausgelistet und die THD wird angegeben. Mit der einfachen gm-Differenz-Stufe aus Abb. 5.12 kann innerhalb der 1/43/4-Grenze eine beachtlich geringe THD von 0.8% erreicht werden.
Tabelle 5.6: Nichtlinearität der gm-Differenz-Stufe innerhalb der 1/4-3/4-Grenze
Spektraler Anteil der Oberwellen im Ausgangsstrom
Amplitude des
Eingangssinussignals VP-VN
DC=0 Hz
Grundwelle
10 kHz
1. Oberwelle
20 kHz
2. Oberwelle
30 kHz
3.Oberwelle
50 kHz
THD
0.54 Vp, diff
(1/4-3/4 Limit)
1 µA
0.51 µA
0.001 µA
0.0044 µA
0,0000 µA
0.8 %
1 Vp,diff
1 µA
0.88 µA
0.0037 µA
0.032 µA
0.0014 µA
3.7 %
2 Vp,diff (völlig
übersteuert)
1 µA
1.2 µA
0.0077 µA
0.228 µA
0.028 µA
19.2 %
Die Nichtlinearität THD (Total Harmonic Distortion) und IIP3 (Input Interception
Point Third Order) des Spannungsstromwandlers wird in [3-1] Abschnitt H.2 berechnet. Die THD ist eine Funktion der Aussteuerung (Aussteuerkonstanten M). Die
Grenzspannungen V P_li m und V N_ lim werden durch die Schaltung in Abb. 5.15
erzeugt und lassen sich durch die Wahl der Stromspiegelverhältnisse m/n P und m/
n N festlegen. Bleibt die Eingangsdifferenzspannung innerhalb der Grenzspannungen, so wird eine maximale THD garantiert. Die THD ist prozessunabhängig. Allgemein können die Grenzspannungen zur Kontrolle der THD in zeitkontinuierlichen
gm-C-Filtern verwendet werden. IIP3 ist ein aussteuerungsunabhängiges Maß für
Nichtlinearität. Die Berechnung stützen die Simulation und es ergibt sich für die 1/
4-3/4-Grenzspannungen:
THD = 0.81 %
IIP3 = 3.3 V.
(bei V P_lim =V 3/4 und V N_lim =V 1/4 )
Berechnung THD
und IIP3
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Signalpfad und Erzeugung der Grenzspannungen
Die Schaltung zur Erzeugung der speziellen Grenzspannungen V 1/4 und V 3/4 und
die Schaltung des Signal-Pfades für den Spannungsstromwandler sind in Abb. 5.15
zu sehen.
Voltage Limit Generation
VDD
VDD
I C = 1 µ A IC = 1 µ A
TC
+
TC
OP
V P_lim= V 3/4
-
CR
CR
V N_lim= V 1/4
V SRC_ref
-
V CM_ref
+
-
gm
No.1
-
+
+
I P P = 1 µ A IN N = 1 µ A
VSRC V
BIAS_1/4
-
gm
No.2
+
2/3x
TM
2/1x
TM
VSS
VSS
1/4-Reference
Signal Stage with Current Level Shifter
Vmaster
Ratio controls
1/4-3/4-Limit:
2 / 3 = m / nP
2 / 1 = m / nN
V BIAS_3/4
TD
Vslave
VSRC
VDD
VDD
3µA
I 1/4 = 0 . 5 µ A
1x
TMS
6x
TMS
VDD
VDD
3µA
1.5µA
6x
TMS
3/4-Reference
I BIAS
VSRC_ref
Subtrahtents
3x
TMS
I rise = 0...6µA
I fall = 6...0µA
I on = 6 µ A
source
2x
gm
+ no.3
+
3...9µA
9...3µA
IC = 7 . 5 µ A
1x
TM
6x
TM
6x
TM
5x
TM
VSS
VSS
VSS
VSS
Abb. 5.15: Blockschaltbild des Spannungsstromwandlers mit matchenden gm-Stufen Nr.1, Nr.2 und der
verdoppelten Stufe Nr.3. Die Source-Spannung der Differenzeingangsstufe von gm-Stufe Nr. 2
wird zurückgekoppelt zur Erzeugung der Grenzspannungen V 3/4 und V 1/4 . Die Rückkopplung
der Source-Spannung einer Differenzeingangsstufe kann allgemein für stromsparende Gleichtaktregelungen benutzt werden.
Das Blockschaltbild untergliedert sich in den Grenzspannungsgenerator und den
Signalpfad mit Strom-Levelshifter. Der Grenzspannungsgenerator bestimmt die 1/43/4-Grenzspannungen V 1/4 und V 3/4 . Der Signalpfad führt die Spannungsstromwandlung durch und verstärkt das Stromsignal. Um das Zusammenspiel von Referenzteil und Signalpfad zu gewährleisten, ist das Prinzip des Matchings
angewendet worden. Im Referenzteil werden zwei einzelne gm-Stufen (Nr. 1 und
Nr. 2) und im Signalpfad zwei parallelgeschaltete gleichartige gm-Stufen (Nr. 3)
verwendet.
Grenzspannungsgenerator
Im Grenzspannungsgenerator liegt die Ermittlung des Gleichspannungsanteils im
Aufgabenbereich der gm-Stufe Nr. 1. Über eine MOS-Diode wird ein Bias-Strom
I BIAS geführt. Die sich einstellende Spannung ist die Gleichtaktreferenzspannung
V CMref . Die Strom I BIAS und die Diode werden so dimensioniert, dass der Gleichspannungsanteil leicht unterhalb der mittleren Versorgungsspannung (VDD-VSS)/2
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liegt. Dies ermöglicht eine gute Aussteuerbarkeit der PMOS-Differenz-Eingangsstufe. Die gm-Stufe Nr. 1 liefert nun die Soll-Source-Spannung V SRC_ref , die zum
Regeln verwendet werden soll. Sie ergibt sich in erster Linie daraus, dass man die
gm-Stufe Nr. 1 gleichspannungsmäßig als Source-Folger ansehen kann. Die SollSource-Spannung V SRC_ref wird mit der Ist-Source-Spannung V SRC der gm-Stufe
Nr. 2 verglichen. An der gm-Stufe Nr. 2 liegen als Stellgrößen die 1/4-3/4-Grenzspannungen V 1/4 und V 3/4 an, aufgrund derer sich am Ausgang der gm-Differenzstufe (Abb. 5.12) die zwei Bias-Spannungen V OUTN =V BIAS_1/4 und V OUTP =V BIAS_3/4
einstellen. Liegen diese Bias-Spannungen an einem Einheits-Transistor T M an, so
stellen sich die Ströme 1/4*I I =0.5 µA und 3/4*I I =1.5 µA ein. Statt an einem Einheitstransistor T M anzuliegen, werden die zwei Bias-Spannungen V BIAS_1/4 und V BIAS_3/
4 auf modifizierte Transistoren 2/3xT M und 2/1xT M gegeben. Die Stromspiegelfaktoren 2/3 und 2/1 sollen allgemein als m/n P und m/n N bezeichnet werden. Die Faktoren 2/3 und 2/1 stellen die gewählten 1/4-3/4-Grenzspannungen4 ein. Die
ge wählt en Fa kt oren 2/3 und 2/1 bewir ken, dass sich zwei identische St röm e
I NN =I PP =1 µA einstellen, wenn die Eingangsspannungen V P und V N der gm-Stufe
Nr. 2 auf den richtigen Grenzspannungen V 1/4 und V 3/4 liegen.
Der Vergleich von V SRC_ref und V SRC geschieht im Operationsverstärker OP,
wobei es sich beim OP um eine einfache Differenzstufe mit großem Aussteuerbereich am Ausgang handelt. Den Strömen I NN und I PP wird über die Transistoren T C
der Regelstrom I C entgegengesetzt. Beträgt I C 1 µA, so heben sich I NN und I PP mit
I C gerade auf und der Regelkreis ist in Ruhe. Die Kapazitäten C R stabilisieren den
Regelkreis.
Zwei Regelkreise greifen ineinander. Der Gleichspannungsregelkreis wird über
den Operationsverstärker OP geschlossen. Sollten sich die Spannungen V 1/4 und
V 3/4 im Gleichtakt erhöhen, dann erhöht sich der Source-Spannung V SRC . Damit
erhöht sich der Operationsverstärkerausgang und reduziert den Strom I C , was der
Erhöhung von V 1/4 und V 3/4 entgegenwirkt. Eine absoluter Unterschied zwischen
V SRC_ref und V SRC von einigen 10 mV ist für die Funktion der Schaltung nicht wichtig. Der Grenzspannungsregelkreis erfolgt über die gm-Stufe Nr. 2 und die modifiz i e r t e n T r a n s i s t o r e n 2 / 3 x T M u n d 2 / 1 x T M . E r s o r g t d a f ü r, d a s s s i c h d i e
Grenzspannungen V 1/4 und V 3/4 wirklich so einstellen, dass die internen Ströme I P
und I N der gm-Stufe Nr. 2 im Verhältnis 3/4 zu 1/4 stehen. Wäre V 1/ 4 zu hoch,
würde V OUTN =V BIAS_1/4 ansteigen, und damit der Strom I NN im Transistor 2/1xT M .
Dies wirkt dem Anstieg von V 1/4 entgegen.
Die Zentraleinheit im Signalpfad (Abb. 5.15) sind zwei parallel geschaltete gmStufen Nr. 3, die gemeinsam den doppelten Ausgangsstrom erzeugen. Die beiden
Eingangssignale V master und V slave bewegen sich dreiecksförmig linear auf und ab
zwischen den Grenzen V 1/4 und V 3/4 . Die Signale V master und V slave werden im
Dreiecksgenerator erzeugt (Abschnitt 5.3.3). Die Dreiecksfunktionen V master und
V slave erzeugen durch die gm-Stufen Nr.3 in den Transistoren 6xT M linear ansteigende und abfallende Ströme von 3 µA bis 9 µA bzw. in die andere Richtung. Der
Transistor T M ist ein Einheitstransistor und in Weite und Länge identisch mit T Mp
und T Mn aus Abb. 5.12. Hier wird im Signalpfad eine Verstärkung von 3 realisiert,
damit eine optimale Geschwindigkeitsanpassung realisiert wird und der Strom der
Ausgangsstufe von 25 µA schell getrieben werden kann.
Die Ströme aus den Transistoren 6xT M haben einen Gleichanteil. Dieser Anteil
muss für die Stromausgangsstufe entfernt werden. Dort werden die Ströme I rise und
I fall im Bereich von 0 bis 6 µA bzw. 6 µA bis 0 benötigt. Es müssen also 3 µA abgezogen werden. Dies geschieht mit Hilfe der Stromspiegeltransistoren 6xT MS des
Strom-Levelshifters. Der Subtrahend von 3 µ A wird aus der Referenz V BI AS1 /4
abgeleitet. Matching vermindert Subtraktionsfehler. Außerdem gilt es noch den kon4
Die Abhängigkeit zwischen den Grenzspannungen und den Stromspiegelfaktoren ist durch Gl.(H.22) in
[3-1] beschrieben.
Signal-Pfad und
Strom-Levelshifter
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5 Implementierung am Beispiel zweier Sinusgeneratoren
5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
stanten Strom I on zu erzeugen. Er soll konstant 6 µA betragen und wird aus beiden
Referenzen V BIAS1/4 und V BIAS3/4 abgeleitet werden.
Detailierte
Betrachtung
Die Regelschaltung zur Erzeugung der Grenzspannungen V 1/3 und V 3/4 wird in [31] Abschnitt H.1 ausführlich erklärt und berechnet. Diese Ausführungen würden hier
zu weit führen.
5.3.3 Dreiecksgenerator
Die Position des Dreieickgenerators (Triangle Generator) im Signalweg ist in
Abb. 5.6 auf Seite 84 dargestellt.
Der Dreiecksgenerator in Abb. 5.16 soll zwei gegenläufige dreiecksförmige Spannungen V master und V slave erzeugen. Diese werden direkt an die gm-Stufe Nr. 2
des Spannungsstromwandlers in Abb. 5.15 angeschlossen, wo sie in dreiecksförmige Ströme umgewandelt werden. Für den Anstieg und -Abfall der Dreiecksspannung nutzt man nach dem einfachen Zusammenhang zwischen Strom und
Spannung am Kondensator C aus
1 t
V ( t ) = ---- ∫
I ( τ ) dτ
C τ=0
.
(5.6)
Ist der Ladestrom I(t) an einem Kondensator C konstant, so ergibt sich für die
Kondensatorspannung V(t) als Integral über eine Konstante eine Gerade. Konstante Ströme lassen sich einfach realisieren. Über die Variation von Ladestrom
und Kondensator kann die Anstiegszeit beeinflusst werden, und damit letztlich die
Frequenz der Dreiecksspannung bzw. der Sinus-Funktion. Somit kann man den
Dreiecksgenerator auch als einen strom-kondensator-gesteuerten Oszillator ansehen. Für die Umschaltpunkte von Anstieg auf Abfall benötigt man eine obere und
eine untere Schwellspannung: V 1/4 und V 3/4 . Diese werden schon durch den Spannungsstromwandler zur Verfügung gestellt. Eine kleine digitale Schaltung steuert,
ob es sich um einen Anstieg oder einen Abfall handelt.
99
100
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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In Abb. 5.16 ist das Blockschaltbild des Dreiecksgenerators zu sehen.
Switched Currents
VDD
Charging Switched
Capacities
VDD
VSS
Icharge, M
Icharge, S
C
Parking
slave
1pF
V 1/4
+
-
B 1/4
buf
B 3/4
V 3/4
+
-
buf
I 1/4
I 3/4
sPCS
sCS
sPCM
sCM
sPDS
sDS
7pF
sS8
V
sDM
Idischarge, S
sS64
V
sM8
sPDM
56pF
1pF
7pF
master
slave
sM64
56pF
Idischarge, M
C
master
VSS
Analog Part
VSS
VSS
2
Digital Part
4
4
sel_cap
V 3/4
V master
K0
+
comp
-
Master_is_high
V 1/4
V master
K1
+
comp
-
Master_is_low
V 3/4
V slave
K2
+
comp
-
V 1/4
K3
+
comp
-
V slave
Asynchronous
Digital
Slave_is_high
clk
Control
Slave_is_low
Abb. 5.16: Blockschaltbild des Dreiecksgenerators. Die Indizes in den Schalternamen ’s ... ’ stehen für
folgende Abkürzungen: P= Parking, C= Charge (Laden), D= Discharge (Entladen), M= Master,
S= Slave
Die Kernzelle sind die geschalteten Stromquellen (Switched Currents). Jeweils
zwei identische Ladeströme I charge und Entladeströme I discharge können durch die
Schalter s PCS , s PCM , s PDS , s PDM , s CS , s CM , s DS und s DM entweder auf die Parkplatz- oder Ladestellung gebracht werden. In der Ladestellung werden die Kapazitäten C master geladen und die Kapazitäten C slave entladen, oder umgekehrt. Der
Digitalteil stellt die richtige Schalterstellung sicher. Bei den Schaltern handelt es
sich um dynamische Schalter (vgl. Kapitel 3.4.2). Die dort vorgeschlagenen Maßnahmen zur Verminderung der Ladungsinjektion und des Taktdurchgriffs werden
angewendet.
Zu Beginn sorgt die richtige Schalterstellung dafür, dass die Kapazitäten C master
über den Schalter s DM mit I discharge,M entladen werden, während die Kapazitäten
C slave über den Schalter s CS mit I charge,S geladen werden. s DS und s CM sind in die-
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5 Implementierung am Beispiel zweier Sinusgeneratoren
5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
sem Fall hochohmig. Der Digitalteil erkennt mit seinen vier Komparatoren K 0 bis K 3 ,
ob die Spannungen V slave und V master das Maximum V 3/4 bzw. das Minimum V 1/4
erreicht haben. Sind Minimum oder Maximum erreicht, wird umgeschaltet. Über die
Schalter s DS und s CM wird dann C slave entladen bzw. C master geladen. Es kommen
die Lade- und Entladeströme I char ge, M und I disch arg e,S zum Einsatz. Das findet
solange statt, bis die Spannungen V slave und V master den anderen Umschaltpunkt
erreicht haben. Danach beginnt alles von vorne.
Über die Ströme I discharge und I charge in Verbindung mit den geschalteten Kapazitäten kann der Anstieg und damit die Sinusfr equenz beeinflusst wer den. D ie
Ströme I discharge und I charge können durch die digital kontrollierten Stromspiegel
(Kap. 5.3.4) im Bereich von 50 nA bis 12 µA, die Kapazitäten im Bereich von 1 pF
bis 64 pF variiert werden, d. h. die Frequenz in dieser Stufe kann um den Faktor 1
bis 15000 variiert werden.
Master-Slave
Natürlich müssen die beiden Spannungen V slave und V master aufeinander synchronisiert werden. Obwohl durch geeignete Layoutmaßnahmen u. a. die Kapazitätswerte von Cmaster und Cslave sehr ähnlich sein werden (Einheitskapazität,
gemeinsames Zentrum, etc. (Abschnitt 5.1)), kann es durch Mismatching in den
Bauelementen passieren, dass die Spannung V slave oder V master schneller geladen
als entladen wird und somit langsam nach oben driftet oder gegenüber der anderen
Spannung aufholt und V slave oder V master nicht mehr gegenläufig sind. Wie die
Namen-Indizes vermuten lassen, wird daher V slave auf V master synchronisiert und
die Um sc haltpunkte von V sl av e richten sich nach dem Verlauf vom V m a s t e r. In
Abb. 5.17 ist das Einschwingverhalten nach einem Power- Down-Modus zu sehen.
Das Synchronisationsschema zwischen V slave und V master wird deutlich. Das Laden
und Entladen von V slave beginnt, wenn V master die Grenzspannung V 1/4 unterschreitet bzw. die Grenzspannung V 3/4 überschreitet. Für V slave gibt es zwei Zustände:
1. V slave ist langsamer und hat den Umschaltpunkt noch nicht erreicht. Dann muss
die Laderichtung sofort umgeschaltet werden (Early Return). 2. V slave ist schneller.
Dann wartet V slave beim Umschaltpunkt solange, bis auch V master seinen Umschaltpunkt erreicht hat (Waiting).
101
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5 Implementierung am Beispiel zweier Sinusgeneratoren
5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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6\QFKURQRXV
1
(DUO\ 5HWXUQ
:DLWLQJ
2
:DLWLQJ
1RQ 2YHUODSSLQJ
3UHFKDUJH 7LPH
Abb. 5.17: Simulationsergebnis des Dreiecksgenerators bei der Synchronisation
(1) zwischen den Spannungen V master und V slave nach einem PowerDown. V slave ist erst etwas verzögert. Es wechselt (früh) seine Richtung,
wenn V master die untere Grenzspannung V 1/4 erreicht hat. Etwas später
wartet V slave an der unteren Grenzspannung, bis V master den obere
Grenzspannung V 3/4 erreicht hat. Danach sind V master und V slave
synchron und man erkennt den Dreiecksspannungsverlauf. In (2) sind
die digitalen Ansteuersignale dargestellt. Beim Entwurf muss darauf
geachtet werden, dass es zu keinem Überlappen der Vorladezeiten der
beiden Parksignale kommt.
Es stellt sich die Frage, wieso zwei Lade- und Entladeströme I charge,S,M und I discharge,S,M und zwei „Parkplatzverstärker“ verwendet werden. Diese sind zur Verbesserung des Schaltverhaltens nötig. Die Stromquellen werden immer im Wechsel
betrieben und durch die Parkplatzverstärker B 1/4 und B 3/4 auf die richtigen Spannungspegel vorgeladen (Precharge Time). Ständen nur zwei Stromquellen zur Verfügung, so ergäbe sich folgende Situation: Am z. B. oberen Umschaltpunkt V 3/4
Parkplatz
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5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
von V master wird der Kondensator C master vom Laden mit dem Ladestrom I charge,M
auf Entladen umgeschaltet. Der Spannungspegel der zweiten Stromquelle I discharge,S , die gerade noch Kondensator C slave entlädt, liegt zu diesem Zeitpunkt
aber auf dem unteren Umschaltpegel V 1/4 . Ein sofortiges Benutzen dieser Stromquelle zum Entladen von C master würde wegen parasitärer Kapazitäten parallel zur
Stromquelle zu einem Spannungssprung im Signal V master führen. Stattdessen wird
für die folgende Entladung von C master die „auf Parkplatz stehende“ Stromquelle I discharge,M verwendet. Der Treiber B 3/4 hält den Knoten der Stromquelle I discharge,M
schon vorgespannt auf dem oberen Umschaltpunkt V 3/4 . Diese zweite Entladestromquelle kann nun spannungsfrei an den Kondensator V master geschlossen
werden. Die gerade noch ladende Stromquelle I charge,M wird jetzt durch den Treiber
B 1/4 auf die Spannung V 1/4 gezogen und steht ihrerseits im nächsten Umschaltpunkt wieder zum Laden zur Verfügung.
Digitalteil
Der asynchrone Digitalteil übernimmt die Steuerung der oben beschriebenden
Vorgänge und stellt das notwendige Timing (Abb. 5.17 (2)) zur Verfügung. Der Digitalteil stellt außerdem den Takt ’clk’ für den Digitalteil der Ausgangstufe (Abb. 5.7)
zur Verfügung.
Eine Schwierigkeit für den Digitalteil einschließlich der Komparatoren liegt in den
hohen Zeitanforderungen. Damit die ansteigenden und abfallenden Rampen der
Dreiecksfunktionen beim Erreichen der Schwelle ohne Verzögerung aneinander
anschließen, darf die Durchlaufzeit durch die Komparatoren und den Digitalteil nur
einen Bruchteil der Periodendauer der Sinusfunktion sein. Insbesondere für sehr
hohe Frequenzen ist dies schwierig. Es stellen sich kleine Stufen ein, die in der
Sinus-Funktion in den Messergebnissen (Abb. 6.2 (c),(g)) zu sehen sind.
Messergebnis
Im realisierten ASIC können die Spannungen V master und V slave über Testmultiplexer auf Testpads geschaltet und gemessen werden. In Abb. 5.18 ist eine solche
Messung dargestellt. Die Spannungen verhalten sich gegenläufig und bilden den
gewünschten dreiecksförmigen Verlauf. Sie steigen bis zu oberen Grenzspannung
V 3/4 =800mV und fallen bis zur unteren Grenzspannung V 1/4 =300mV. Anstieg und
Abfall sind symmetrisch. Das Rauschen ist messtechnisch verursacht.
Abb. 5.18: gemessener Verlauf der Spannung V master und V slave zwischen den
Grenzspannungen V 1/4 und V 3/4 .
5.3.4 Digital kontrollierter exponentieller Stromspiegel
Die Position des digital kontrollierten Stromspiegels (Digital Controlled Current
Mirror) im Signalweg ist in Abb. 5.6 auf Seite 84 dargestellt. Der digital kontrollierte
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5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
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Stromspiegel liefert Lade- und Entladeströme I charge und I discharge für den Dreiecksgenerator. Der Dreiecksgenerator benötigt für die Lade- und Entladeströme I charge
und I discharge große Aussteuerbereiche, damit eine großer Frequenzbereich eingestellt werden kann. Große Aussteuerbereiche lassen sich am besten mit einer
exponentiellen Funktion realisieren, die mit Hilfe eines digital kontrollierten Stromspiegels mit gewichteten Stromschaltern nachgebildet wird. Die Funktion muss deshalb exponentiell sein, da man für niedrige Messfrequenzen kleinere Schrittweiten
benötigt, als für hohe Frequenzen. Standard-Digital-Analog-Umsetzer haben eine
konstante Schrittweite über den Kontrollbereich.
Für den exponentiellen Stromspiegel werden statische Stromschalter aus Kapitel 3.4.1 verwendet, da sich während einer Messung die Messfrequenz nicht ändert
und die Schalter nicht geschaltet werden.
Die exponentielle Funktion ist ein Spezialfall von allgemeinen Funktionen. Ein
allgemeines Schema, wie man beliebige digital kontrollierte stückweise lineare
Stromspiegel realisieren kann, ist in [3-1] Kapitel I zu finden.
In Abb. 5.19 ist die Schaltung des exponentiellen Stromspiegels dargestellt.
I A =I REF
= switch
4x
TU
2x
TU
T AA
IX
= inverted
switch
1x
TU
1x
TU
32x
TU
VSS
16x
TU
8x
TU
1x
TU
2x
TU
T AB
s1
32x
TU
TX
s2
s3
d0
d1 . . .
d5
Abb. 5.19: Komplette Schaltung des exponentiellen Stromspiegels.
Über nacheinanderfolgendes Einschalten der Steuerleitungen s1 bis s3 kann in
verschiedene Abschnitte des exponentiellen Verlaufs gewechselt werden. Durch
Abschalten oder Dazuschalten von Einheitstransistoren T U (W U =6 µm, L U =4 µm)
bei TAA und TAB wird dafür gesorgt, dass der Verlauf der Stromspiegelfunktion stetig ist. TAA und T X bestimmen den Anstieg des Verlaufs. Die binär gewichteten
Steuerleitungen d 0 bis d 5 wählen eine von 64 Stufen in jeweils einem Abschnitt aus
durch Kontrolle von T X . Die Funktion der Schaltung ist aus dem Simulationsergebnis in Abb. 5.20 abzulesen. Die angenäherte exponentielle Funktion ist deutlich zu
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5 Implementierung am Beispiel zweier Sinusgeneratoren
5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion
erkennen. Für kleine Kontrollwörter ist die Schrittweite der Stromstufen deutlich
kleiner höher als für große Kontrollwörter.
Abb. 5.20: Simulierter Verlauf des exponentielle Stromspiegels mit vier Sektionen
Es sind große Spitzen in der Kennlinie zu erkennen, die durch das Umschalten
der Steuerleitung verursacht sind. Es ergibt sich damit deutlich der Anwendungsbereich dieser Realisierung für ausschließlich den statischen Gebrauch. Auf dem Chip
moduliert der Strom die Frequenz des Dreiecksgenerators. Der wählbare Strombereich reicht von 0.52 µA bis 12.56 µA.
Abb. 5.21: Gemessener Verlauf der Frequenz des stromkontrollierten Dreiecksgenerators in Abhängigkeit vom 8-Bit-Kontrollwort
Die gemessene Frequenzkennlinie (Abb. 5.21) spiegelt den Verlauf des exponentiellen Stromspiegels wieder. Die vier Sektionen mit ihrem jeweils linearen Bereich
sind zu erkennen.
Zusammenfassung
Mit Hilfe von statischen Stromschaltern lässt sich ein digital kontrollierbarer
Stromspiegel aufbauen, der eine exponentielle Ausgangsfunktion besitzt.
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106
5 Implementierung am Beispiel zweier Sinusgeneratoren
5.4 Schaltungsentwurf für die stufenförmige Sinus-Funktion
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5.4 Schaltungsentwurf für die stufenförmige SinusFunktion
Im vorherigen Abschnitt 5.3 wurde eine Schaltung vorgestellt, die eine stückweise
lineare Sinus-Funktion erzeugt. Auf demselben Chip wurde zum Vergleich eine weitere Schaltung realisiert, die ebenfalls eine Sinus-Funktion erzeugt, allerdings eine
stufenförmige Sinus-Funktion, wieder nach den Prinzipien Digital Kontrollierter
Analoger Schaltungen. Bei den Betrachungen zur Nichtlinearität in Abschnitt 5.2 ist
ausgeführt, dass eine 64-fache Überabtastung einer Sinus-Funktion eine Nichtlinearität von THD=2,7% ergibt.
Der Verlauf der Sinus-Funktion wird wieder in der Größe der Ausgangstransistoren kodiert. Um die 64 Abtastpunkte zu realisieren, werden nur sechzehn verschieden große Transistoren benötigt, wenn man die Symmetrieeigenschaften der vier
Viertelwellen der Sinus-Funktion beachtet. Die Transistoren arbeiten als Stromquellen.
Stromausgangsstufe
clk
Digital Control
pd
s0
s1
s2
s3
s4
s5
s6
s7
s8
s9
s10
s11
s12
s13
s14
s15
VDD
T swi0
T swi
T swi1
T swi2
T swi3
T swi4
T swi5
T swi6
T swi7
T swi8
T swi9 T swi10 T swi11 T swi12 T swi13 T swi14
T swi15
T2
T3
T4
T5
T6
T7
T8
T9
T 15
Tcomp0
V REF
T ref
IR E F
T0
T1
T 10
T 11
T 12
T 13
T 14
IO U T
Abb. 5.22: Ausgangstufe des stufenförmigen Sinusgenerators. Sechzehn verschieden große Stromspiegeltransistoren mit Stromschaltertransistoren werden für die vier Viertel-Sinuswellen benötigt.
Diese Schaltung besitzt einen einfachen Analogteil und einen aufwändigeren
Digitalteil. Nacheinander werden in der ersten Sinusviertelwelle mit Hilfe der Steuerleitungen s0 bis s15 über die Schaltertransistoren Tswi0 bis Tswi15 die Stromspiegeltransistoren T 0 bis T 15 aktiviert. In der zweiten Sinusviertelwelle werden die
Transistoren wieder deaktiviert. Dies wiederholt sich in der dritten und vierten Halbwelle, wobei der angeschlossene Elektrodenmultiplexer (Abb. 5.6, Seite 84) die
Polung am Messobjekt (Organwiderstand) vertauscht. Die Schalter s0 bis s15 sind
dynamische Strom-Schalter (Kap. 3.4.2), wo Strom am Source geschaltet wird.
Es wird mit Ladungsträgerkompensation gearbeitet, die nur für den Schalttransistor Tswi0 dargestellt ist. Der Transistor Tcomp0 zusammen mit dem Inverter sorgen
für die Kompensation der beim Schalten injizierten Ladungen.
Die Dimensionierung der Weiten der Stromspiegeltransistoren wird nach dem
Prinzip des Matchings mit vielen Nachkommastellen durchgeführt (Abschnitt 5.1).
Die Weite W n des n-ten Stromspiegeltransistors T n ergibt sich nach dem Zuwachs
der Sinus-Funktion von Abtaststelle zu Abtaststelle und ist in Tabelle 5.7 dargestellt. W T ist dabei die Summe der Weiten aller Stromspiegeltransistoren. W n ist die
Summe von k · W U +W UP/UM . W U ist die Weite des Einheitstransistors von 6 µm.
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5.4 Schaltungsentwurf für die stufenförmige Sinus-Funktion
W UP bzw. W UM sind die Restweiten-Transistoren, um auf die extakte Weite W N in
Entsprechung zur Sinusfunktion zu kommen, dabei steht W UP für Weiten größer als
W U (Plus) und W UM für Weiten kleiner als W U (Minus). Die Weiten in Tabelle 5.7
sind in effektiven Weiten angegeben und müssen noch in gezeichnete Weiten
umgerechnet werden (Gl.(5.4)). Um eine ausreichende Stromspiegeleigenschaft zu
gewährleisten wurde eine Länge L U =4.0 µm gewählt. Für den Schaltertransistor
wurde eine Weite L Uswi =0.8 µm gewählt.
Tabelle 5.7: Dimensionierung der effektiven Weite WN der
Ausgangstransistoren für die stufenförmige Sinus-Funktion
geforderte relative Weite
WN/WT entsprechend
der Sinus-Funktion
realisierte Transistor WN
Weite in µm als
k · WU+WUP/UM
realisierte relative
Weite WN/WT
W0/WT =0.09801
6 · 6.0 + 4.7 = 40.7
0,0981
W1/WT = 0.09707
6 · 6.0 + 4.3 = 40.3
0,0971
W2/WT = 0.09519
6 · 6.0 + 3.5 = 39.5
0,0952
W3/WT = 0.09240
5 · 6.0 + 8.3 = 38.3
0,0923
W4/WT =0.08871
5 · 6.0 + 6.8 = 36.8
0,0887
W5/WT =0.0841
5 · 6.0 + 4.9 = 34.9
0,0841
W6/WT =0.07882
4 · 6.0 + 8.7 = 32.7
0,0788
W7/WT =0.07271
4 · 6.0 + 6.2 = 30.2
0,0728
W8/WT =0.06590
3 · 6.0 + 9.4 = 27.4
0,0660
W9/WT =0.05846
3 · 6.0 + 6.3 = 24.3
0,0586
W10/WT =0.05045
2 · 6.0 + 8.9 = 20.9
0,0504
W11/WT =0,04196
2 · 6.0 + 5.4 = 17.4
0,0419
W12/WT =0,03306
1 · 6.0 + 7.7 = 13.7
0,0330
W13/WT =0,02384
1 · 6.0 + 3.9 = 9.9
0,0239
W14/WT =0,01439
5.9 = 5.9
0,0142
W15/WT =0,004815
2.0 = 2.0
0,00482
(W0+W1+W2+W3+W4+
...+W15) / WT = 1.0
W0+W1+...+W15 =
415.0 µm
Summe = 1.0
Wref/WT = 1/5
( => Verstärkung=5 )
13x6.0+5.4 = 83.4
0,201
Aufgrund eines technologiebedingten Rasters der Weite auf 0.1 µm kommt es zu
Abweichungen der realisierten Weite von der geforderten Weite.
Die Stärke des Ausgangsstroms I OUT kann durch Verändern des Referenzstromes
I REF eingestellt werden. Der Referenzstrom I REF kann durch eine vorhergehende
Stromspiegel-Schaltung auf die Werte 0.625, 1.25, 2.5 und 5 µA eingestellt werden.
Die Weite W ref des Referenzstromtransistors T ref beträgt 1/5 der Summe W T der
107
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5 Implementierung am Beispiel zweier Sinusgeneratoren
5.4 Schaltungsentwurf für die stufenförmige Sinus-Funktion
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Weiten der Ausgangstransistoren, wodurch in der Ausgangsstufe eine Stromverstärkung von 5 realisiert ist. Somit wird der nach Norm [5-13] maximale und zulässige Ausgangsstrom I OUT =25 µA nicht überschritten.
Der Digitalteil ist eine Zustandsmaschine mit 64 Zuständen. Jeder Zustand steht
für einen Abtastpunkt der Sinus-Funktion. Die Zustandsmaschine hat die Möglichkeit die Abtastraten zu verändern. Durch zwei Steuersignale können die Abtastraten 64, 32, 16 oder 2 gewählt werden. Dies wird erreicht, indem in der
Zustandsmaschine entsprechend viele Zustände ausgelassen werden. Durch unterschiedliche Abtastraten ist der einstellbare Frequenzbereich des Sinusgenerators
größer. Alle Steuersignale ’s0’ bis ’s15’ sind direkt aus Flipflops abgeleitet, wodurch
erstens sie vollkommen synchron schalten und zweitens in den Signalen mit Sicherheit keine Hazards auftreten. Hazards verschlechtern die Qualität des Signals. Für
den veränderlichen Takt ’clk’ des Digitalteils wird der Takt aus dem Dreiecksgenerator verwendet (Abschnitt 5.3.3).
Die Ausgangsstufe kann vollständig stromlos geschaltet werden, indem die Steuersignale ’s0’ bis ’s15’ und die Power-Down-Leitung ’pd’ auf VDD gelegt werden.
Digitalteil
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6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.1 Messaufbau
6 Analyse der stückweise linearen und
stufenförmigen Sinus-Funktion
6.1 Messaufbau
Die Funktionsgeneratoren aus dem vorherigen Kapitel zur Erzeugung der stückweise linearen und stufenförmigen Sinus-Funktion wurde in einem Gesamtchip zur
telemetrischen Messung der Gewebewiderstandes der Niere zur Abstoßungskontrolle nach einer Transplantation integriert, gefertigt und vermessen (vgl. Abb. 1.2,
Seite 11).
Zur eigentlichen Messung der Sinussignale wird ein externer Messwiderstand
R= 4 k Ω als Last fü r die Sinusgener atoren verwendet . D ie vier Elektr odenanschlüsse E0, E1, E2 und E3 zur Messung der Gewebeimpedanz werden entsprechend konfiguriert. Die Amplitude des Ausgangsstroms wird auf 25µA eingestellt.
Verschiedene Sinussignale, stückweise linear und stufenförmig, mit unterschiedlichen Abtastraten und Frequenzen, werden im Zeitbereich und im Spektrum aufgezeichnet. Erwartungsgemäß ergibt sich eine Spannungsamplitude am Messwiderstand von 100 mV. Anhand der Spektren wird die Nichtlinearität (THD) berechnet
und grafisch mit der theoretischen Nichtlinearität verglichen. Die Ergebnisse werden in den nächsten Abschnitten dargestellt.
109
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.1 Messaufbau
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Digital Kontrollierte Analoge Schaltungen
Abb. 6.1:
Testpins
Copper Foil
Shield for
Oscillator
Testpins
Chip in
Ceramic
Package
Receiver Interface
Clock=’0’ Button
Clock=’1’ Button
TXDat LED
TXENB LED
RXENB LED
Clock LED
Clockswitch:
* continuous
* single
Analog
Amplifier
C
Lo loc
gi k S
c w
itc
h
E0
E1
E2
E3
Socket
M
Re eas
sis ur
to em
r en
t
Testpins
Testpins
Reset Button
Messkonzept des
digital analogen
Chips
Powersupply
Dip Switches Dip Switches
Bussocket to Tester
Dip Switches
Transmitter Interface
Auf der Testplatine in Abb. 6.1 ist der Chip in einem Sockel zu sehen. Anhand der
Testplatine lässt sich das Testkonzept des Chips für Digital- und Analogteil erklären.
Bussocket to Tester
110
Testplatine mit Wechselsockel für Chips
Ein Kraftlos-Sockel erlaubt Wechseln der Chips. Alle Chipsignale sind über Pinstecker (Testpins) direkt am Chip für eine Messung zugänglich. Es muss gewährleistet sein, dass der Digitalteil und der Analogteil sowie das gesamte System testbar
sind. Der Chip kann über drei auf der Platine vorgesehenen Schnittstellen für drei
Testzwecke ansteuert werden:
1.
Schnittstelle über DIP-Schalter für Einzelregisterzugriff: Analog-Test
2.
Schnittstelle zum Digital-Tester: Digital-Test, Scan-Pfad-Test
3.
Schnittstelle zu einer Receiver-Transmitter-Schaltung: System-Test zur
Überprüfung des Kommunikationsaufbaus bei Telemetrie
Die Platine in Abb. 6.1 verfügt über die Möglichkeit, mit Hilfe des Schalters ’Clock
Switch’ auf einen Einzel-Takt-Modus umzuschalten. Im Einzel-Takt-Modus kann
über die Taster Clock=’1’ und Clock=’0’ das Taktsignal Hazard-Frei von High auf
Low und umgekehrt umgeschaltet werden. Durch diesen Einzel-Takt-Modus können
über die Dip-Schalter die Adress- und Datenleitungen so eingestellt werden, dass
Analog Test
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Digital Kontrollierte Analoge Schaltungen
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.2 Messergebnisse für den stückweise linearen Sinus
bestimmte (analoge) Register beschrieben und somit Messungen konfiguriert und
gestartet werden können. Über den ’Clock Switch’ kann dann während einer Messung der Takt wieder hinzugeschaltet werden, so dass man den Cross-Talk zwischen Digitalteil und Analogteil messen kann. Es ist unbedingt darauf zu achten,
dass die digitale Taktleitung auf der Platine gut gegenüber den analogen Signalleitungen geschirmt wird. Gerade ein Quarzoszillator (32 kHz) verursacht möglicherweise so große Störungen auf der Platine, dass das Übersprechen auf der Platine
größer ist, als das zu messende Übersprechen auf dem Chip. Eine Schirmung des
Oszillators mit Kupfer-Folie kann durchaus angebracht sein. Der Nierenwiderstand
kann über einen Messwiderstand (Measurement Resistor) emuliert werden. Ein
analoger Verstärker (Analog Amplifier) verstärkt die Messsignale.
Digital-Test
Die komplexen Funktionen des Digitalteils sollen über einen Tester (HP82000)
g e t e s t e t w e r d e n . F l a c h b a n d s t e c k e r ( B u s S o c k e t t o Te s t e r ) e r l a u b e n e i n e n
Anschluss. Der Tester kann über Testvektoren die komplexen Funktionen des Digitalteils automatisch testen. Der Digitalteil des Chips ist mit einem Scan-Pfad ausgestat tet . Der Te ster emul iert di e ext ern en Baukomp onent en wie R eceiver un d
Transmitter.
Systemtest
Der Chip wird in einem telemetrischen System eingesetzt. Der Test dafür erfolgt
über die Steckverbinder „Transmitter- und Receiver Interface“. Über diese Steckverbinder können die externen Sende- und Empfangsschaltungen vom Chip kontrolliert werden. Mit Hilfe dieser Schaltungen ist der telemetrische Verbindungsaufbau
zur externen Basisstation möglich. Der auf dem Chip integrierte Quarz-Oszillator
und eine Batterie als Versorgungsspannung (Power Supply) gewährleisten die
Unabhängigkeit des Systems. Über verschiedene LEDs kann die Funktionalität im
Test laufend kontrolliert werden.
6.2 Messergebnisse für den stückweise linearen
Sinus
In diesem Kapitel sind die Messergebnisse für die stückweisestückweise linearen
Sinus-Funktionen dargestellt. Der Generator für die stückweise lineare Sinus-Funktion ist im gesamten Frequenzbereich vermessen. 225 Sinus-Funktionen mit unterschiedlichen Fr equenzen und Abt ast raten sind im Z eitverlauf aufgezeichnet,
spektral analysiert und in Bezug auf Nichtlinearität (THD) ausgewertet worden. Der
Zeitverlauf und das zugehörige Spektrum von jeweils zwei verschiedenen Frequenzen (niedriger und mittlerer Bereich) bei verschiedenen Abtastraten (16-fach, 8fach, 4-fach und 2-fach (rechtecksförmig)) mit maximaler Signal-Amplitude sind in
Abb. 6.2 und Abb. 6.3 angeführt.
Die Messungen werden unter nominellen Bedingungen an einem aufgebauten
Chip durchgeführt (VDD=2.7V, T=27°C). Über einen Operationsverstärker auf der
Te s t p l a t i n e w i r d d a s S i g n a l v e r s t ä r k t u n d m i t e i n e m S p e i c h e r - O s z i l l o s k o p
(HP54522) aufgenommen. Mit dem Oszilloskop wird das Spektrum berechnet (FFT
mit Hanning-Fenster, 1024 Abtastwerte).
Stückweise linearer Sinus mit 16facher Überabtastung
In Abb. 6.2 a) und c) ist die Sinus-Funktion mit 16-facher Überabtastung mit
deren z ugehörigen Spektren b) und d) dargestellt. Die Sinusfrequenz beträgt
1.6 kHz und 15.2 kHz. Bei der niedrigen Frequenz zeigt sich in sehr guter Näherung eine Sinus-Funktion. Ein wenig kann man den stückweise linearen Charakter
der Sinus-Funktion erkennen. Die Qualität dieser Sinus-Funktion lässt sich am
besten im Spektrum ablesen. Im Spektrum b) zeigt sich die Grundwelle bei 1.6 kHz.
Eine Oberwelle zeigt sich bei der dreifachen Frequenz. Es handelt sich daher um
die dritte Oberwelle mit einer Signalamplitude von 37.5 dB unterhalb der Grundschwingung. Nach den theoretischen Betrachtungen in Kapitel 5.2 dürften nur die
15.+17., 31.+33., 47.+49. usw. Oberwelle (vgl. Abb. 5.5 Seite 83) entstehen, weil
111
112
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.2 Messergebnisse für den stückweise linearen Sinus
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Digital Kontrollierte Analoge Schaltungen
alle anderen Oberwellen sich durch die Form des Signals per definitionem aufheben. Dass es hier zu einem Frequenzanteil bei der dritten Oberwelle kommt, liegt
an nicht-idealen Anstiegen und Abfällen der stückweise linearen Stellen in der
Sinus-Funktion. Die dritte Oberwelle trägt hier den Hauptenergieanteil der THD.
In c) können die Auswirkungen von Schaltzeiten des Digitalteils betrachtet werden. Die kleinen Stufen u. a. beim Nulldurchgang beruhen darauf, dass der Digitalt e i l e i n sc h l i e ß l i c h d e r S p a n n u n g s ko m p a r a t o r e n e i n e g e w i s s e D u r c h l a u f z e i t
besitzen, bis erkannt wird, dass die internen Spannungen V master und V slave die
Grenzspannungen V 1/4 und V 3/4 unter- bzw überschritten haben (Kap. 5.3.3). Die
großen Stufen beim Nulldurchgang ergeben sich aus der Umpolung des Elektrodenmultiplexers.
In Abb. 6.2 e) und g) ist die Sinus-Funktion mit 8-facher Überabtastung mit deren
zugehörigen Spektren b) und d) dargestellt. In e) (290 Hz) und g) (11 kHz) ist deutlich der stückweise lineare Sinus zu erkennen. Eine Periode besteht aus acht linearen Teilstücken. In g) wird die Schalterverzögerung des Digitalteils sichtbar, vor
allem bei der Perioden-Umschaltung. Das Spektrum f) zeigt zwei Besonderheiten.
Zum einen weist es wieder wegen nicht-idealer Bedingungen die dritte Oberwelle
auf, die per definitionem ausgeschlossen sein müsste. Zum anderen zeigen sich
aber die nach der Theorie erwarteten Nachbar-Oberwellen der 8. Oberwelle: die 7.
und die 9. Oberwelle (vgl. Abb. 5.5 Seite 83). Das Spektrum in h) weist aufgrund
der digitalen Schaltungsverzögerung weitere höhere Oberwellen auf. Die 3. und die
7. Oberwelle haben die größte Energie.
Stückweise linearer Sinus mit 8facher Überabtastung
Die vierfache Überabtastung führt in Abb. 6.3 a) und c) zu einer dreiecksförmigen
Sinus-Funktion. Im Spektrum ergeben sich die 3., 5., 7. usw. Oberwellen, deren
Amplitude mit 40 dB pro Frequenz-Dekade abnimmt. Das Spektrum in d) weist
wegen der Schaltungsverzögerungen leichte Variationen in der Abnahme der Oberwellenamplituden auf.
Stückweise linearer Sinus mit 4facher Überabtastung
In der realisierten Schaltung wurde der Modus für die zweifache Überabtastung,
der theoretisch wieder eine Dreieckfunktion ergibt, umgebaut in einen Modus mit
stufenförmiger Abtastung. Dieser Modus wurde als Rückversicherungslösung vorgesehen, für den Fall, die Erzeugung des stückweise linearen Sinus funktionierte
nicht. In diesem Modus sind maximal große Frequenzen möglich. Alle Transistoren
werden gemeinsam eingeschaltet und dann wieder ausgeschaltet. Das digitale
Steuerwerk springt in diesem Modus zwischen zwei Zuständen hin und her. Die
Stufen der Sinus-Funktionen sind in Abb. 6.3 e) und g) erkennbar bei den Frequenzen 3.4 kHz und 80 kHz. Die Amplituden der Oberwellen im Spektrum f) und h) nehme n mi t 20 dB p ro Fr equ enzde kade ab . An ti- Al iasin g-E ffe kte de s S pekt ru m Analysator können in f) betrachtet werden. Die Oberwellen haben bei der maximal
darstellbaren Frequenz nicht sehr abgenommen (Pfeil nach rechts). Noch höhere
Oberwellen werden zurück ins Fenster gespiegelt (Pfeil nach links) und verursachen die kleinen Doppelspitzen. In g) sind leichte Überschwinger sichtbar, die auf
Instabilitäten schließen lassen. Die Überschwinger werden durch den Messaufbau
verursacht. Instabilitäten treten nicht auf dem Chip auf, weil es keine chip-internen
Rückkopplungen auf dem Chip gibt. Das Prinzip der Stromquellenausgänge erlaubt,
gerade ohne Rückkopplungen auszukommen. Auch Post-Layout Simulation zeigen
keine Tendenz zur Instabilität auf dem ASIC.
Stückweise linearer Sinus mit 2facher rechtecksförmiger Überabtastung
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Digital Kontrollierte Analoge Schaltungen
Abb. 6.2:
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.2 Messergebnisse für den stückweise linearen Sinus
Funktionsverlauf und Spektren der stückweise linearen SinusFunktionen mit 16-facher Überabtastung (a, b, c, d) und 8-facher
Überabtastung (e, f, g, h) bei verschiedenen Frequenzen. In (e,f,g,h) ist
das Signal um den Faktor 10 verstärkt.
113
114
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.2 Messergebnisse für den stückweise linearen Sinus
Abb. 6.3:
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Funktionsverlauf und Spektren der stückweise linearen SinusFunktionen mit 4-facher Überabtastung (Dreiecksverlauf) (a, b, c, d) und
2-facher Überabtastung (Rechtecksverlauf) (e, f, g, h) bei verschiedenen Frequenzen. Alle Signale sind um dem Faktor 10 verstärkt.
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.2 Messergebnisse für den stückweise linearen Sinus
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Um einen Eindruck von der Qualität der Schaltung zu bekommen, wird in den folgenden vier Abbildungen die gemessene Nichtlinearität und die ideale Nichtlinearität über der Frequenz dargestellt. Die gemessene Nichtlinearität wird aus den
Spektren ermittelt. Für jede Sinusfrequenz wird eine Sinus-Funktion und deren
Spektrum aufgezeichnet. Die Amplituden der Oberwellen werden ermittelt, quadriert, addiert und in Relation zum Quadrat der Amplitude der Grundwelle gesetzt
([3-1] Gl.(F.6)). Daraus ergibt sich die THD für eine entsprechende Frequenz.
Die Nichtlinearität THD wird über der Messfrequenz dargestellt (logarithmische
Darstellung bezogen auf 1 kHz). Für die stückweise linearen Sinus-Funktionen mit
16-facher Überabtastung (Abb. 6.4) liegt die mittlere THD in unteren Frequenzen
bei etwa 1.6%. Die ideale THD liegt bei 0.53% und wird nicht erreicht. Zu höheren
Frequenzen übergehend nimmt die THD durch Verformungen der Sinus-Funktion
zu. Verformungen treten durch Bandbegrenzungen der Ausgangsstufe und durch
Verzögerungen im Digitalteil auf. Über etwa drei Frequenzdekaden kann ein Stimulus-Signal erzeugt werden.
Total Harmonic Distortion of Piecewise Linear Sine
with 16 Times Oversampling
20,00%
18,00%
16,00%
14,00%
12,00%
10,00%
THD
Nichtlinearität
TDH über der Frequenz
8,00%
6,00%
4,00%
2,00%
0,00%
-1,5
-1
-2,00% 0
-0,5
0,5
1
1,5
2
2,5
3
frequency f in LOG(f/1kHz)
Cmaster=64pF
Abb. 6.4:
Cmaster=8pF
Cmaster=1pF
THD ideal
Verlauf der Nichtlinearität THD bei stückweise linearem Sinus über
der Messfrequenz (logarithmisch) bei 16-facher Überabtastung
115
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.2 Messergebnisse für den stückweise linearen Sinus
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Bei der stückweise linearen Funktion mit 8-facher Überabtastung (Abb. 6.5) liegt
die THD der idealen Abtastung wieder unterhalb der gemessenen THD. SinusFunktionen lassen sich für einen höheren Frequenzbereich erzeugen.
Total Harmonic Distortion of Piecewise Linear Sine
with 8 Times Oversampling
45,00%
40,00%
35,00%
THD
30,00%
25,00%
20,00%
15,00%
10,00%
5,00%
0,00%
-1
-0,5
0
0,5
1
1,5
2
2,5
3
frequency f in LOG(f/1kHz)
Cmaster=64pF
Abb. 6.5:
Cmaster=8pF
Cmaster=1pF
THD ideal
Verlauf der Nichtlinearität THD bei stückweise linearem Sinus über
der Messfrequenz (logarithmisch) bei 8-facher Überabtastung
Bei der stückweise linearen Funktion mit 4-facher Überabtastung (Abb. 6.6) wird
die ideale Nichtlinearität erreicht. Für höhere Frequenzen steigt diese kontinuierlich
an. Der wählbare Frequenzbereich liegt nochmals höher. Es können Sinussignale
bis 1 MHz erzeugt werden, allerdings mit sehr schlechter (großer) THD.
Total Harmonic Distortion of Piecewise Linear Sine with 4 Times
Oversampling (Triangle)
60,00%
50,00%
40,00%
THD
116
30,00%
20,00%
10,00%
0,00%
-1
-0,5
0
0,5
1
1,5
2
2,5
3
3,5
frequency f in LOG(f/1kHz)
Cmaster=64pF
Abb. 6.6:
Cmaster=8pF
Cmaster=1pF
THD ideal
Verlauf der Nichtlinearität THD bei stückweise linearem Sinus über
der Messfrequenz (logarithmisch) bei 4-facher Überabtastung
Im Generator für den stückweise linearen Sinus gibt es einen Stufen-Modus als
Rückversicherung zur Erhöhung der Design-Sicherheit. In diesem Modus wird die
Sinus-Funktion durch eine Rechteckfunktion angenähert. Dieser Modus ist für die
maximalen Frequenzen geeignet. Das Messsignal liefert eine THD die niedriger ist,
als die des idealen Rechteck von 48% ist (Abb. 6.7). Für hohe Frequenzen kommt
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.3 Messergebnisse für den stufenförmigen Sinus
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es zur Verschleifung des Rechtecks und daher zur Verbesserungen der THD. Dies
ist im Bereich über 100 kHz sichtbar.
Total Harmonic Distortion of Piecewise Linear Sine
with 2 Times Oversampling (Rectangle)
70,00%
60,00%
50,00%
THD
40,00%
30,00%
20,00%
10,00%
0,00%
-1
-0,5
0
0,5
1
1,5
2
2,5
3
3,5
frequency f in LOG(f/1kHz)
Cmaster=64pF
Abb. 6.7:
Cmaster=8pF
Cmaster=1pF
THD ideal
Verlauf der Nichtlinearität THD über der Messfrequenz (logarithmisch)
bei 2-facher Überabtastung im Rechteckmodus
6.3 Messergebnisse für den stufenförmigen Sinus
In diesem Kapitel sind die Messergebnisse für die stufenförmigen Sinus-Funktionen dargestellt. Der Generator für die stufenförmige Sinus-Funktion ist im gesamten Frequenzbereich vermessen worden. Etwa 80 Sinus-Funktionen bei
verschiedenen Frequenzen und Abtastraten sind im Zeitverlauf aufgezeichnet,
spektral analysiert und in Bezug auf Nichtlinearität (THD) ausgewertet worden. Der
Zeitverlauf und das zugehörige Spektrum von jeweils zwei verschiedenen Frequenzen (niedriger und mittlerer Bereich) bei verschiedenen Abtastraten (64-fach, 32fach, 16-fach und 2-fach) mit maximaler Signal-Amplitude sind in Abb. 6.8 und
Abb. 6.9 dargestellt.
Die Messungen werden unter nominellen Bedingungen an einem aufgebauten
Chip durchgeführt (VDD=2.7 V, T=27 °C). Über einen Operationsverstärker auf der
Te s t p l a t i n e w i r d d a s S i g n a l v e r s t ä r k t u n d m i t e i n e m S p e i c h e r - O s z i l l o s k o p
(HP54522) aufgenommen und mit diesem wird das Spektrum berechnet (FFT mit
Hanning-Fenster).
Stufenförmiger
Sinus mit 64facher Überabtastung
In Abb. 6.8 a) und c) ist die Sinus-Funktion mit 64-facher Überabtastung mit
deren z ugehörigen Spektren b) und d) dargestellt. Die Sinusfrequenz beträgt
1.1 kHz bzw. 29 kHz. Bei der niedrigen Frequenz zeigt sich eine Sinus-Funktion mit
64 kleinen Stufen. Die Qualität dieser Sinus-Funktion lässt sich am besten im Spektrum ablesen. Im Spektrum b) zeigt sich die Grundwelle bei 1.1 kHz. Zwei Oberwellen zeigen sich bei der 63-fachen und 65-fachen Frequenz. Es handelt Oberwellen
mit einer Signalamplitude von -41.8 dB unterhalb der Grundschwingung. Nach den
theoretischen Betrachtungen in Kapitel 5.2 sind dies genau die erwarteten benachbarten Oberwellen der 64. Oberwelle (vgl. Abb. 5.5, Seite 83). Alle anderen Oberwellen heben sich durch die Form des Signals per definitionem auf.
In c) können die Auswirkungen der Verschleifungen der Stufen betrachtet werden.
Durch die endliche Bandbreite der Ausgangsstufe verschleifen sich die Stufen. Die
Linearität wird besser.
117
118
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.3 Messergebnisse für den stufenförmigen Sinus
Technische Universität Berlin
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Digital Kontrollierte Analoge Schaltungen
In Abb. 6.8 e) und g) ist die Sinus-Funktion mit 32-facher Überabtastung mit
deren zugehörigen Spektren b) und d) dargestellt. In e) (3.6 kHz) und g) (39.3 kHz)
sind deutlich die Stufen des Sinus zu erkennen. Eine Periode besteht aus 32 Stufen. In g) wird die Verrundung der Stufen und der Einfluss der Umpolung der Elektroden durch den Digitalteil wieder sichtbar. Das Spektrum f) zeigt nun weitere
b ena chb ar te Obe rw e lle npa ar e der 32. 64. und 9 6. Ob er we lle ( vg l. A bb . 5. 5,
Seite 83). In h) sind die Oberwellenpaare im Spektrum nicht mehr sichtbar, weil die
Stufen verrundet sind. Durch Nicht-Idealitäten gibt es verschiedene andere Oberwellen wie die 2., 3., 5., 7. usw. Diese Oberwellen haben alle etwa die gleiche
Energie.
Stufenförmiger
Sinus mit 32facher Überabtastung
Die 16-fache Überabtastung führt zu großen Stufen im Sinus (Abb. 6.9 a und c).
Es zeigt sich eine Vielzahl von benachbarten Oberwellenpaaren im Spektrum
Abb. 6.9 b). Diese sind in d) im Spektrum aufgrund der Bandbegrenzung der Ausgangsstufe nicht mehr sichtbar. Aufgrund von Nicht-Idealitäten zeigen sich verschiedene andere Oberwellen.
Stufenförmiger
Sinus mit 16facher Überabtastung
Die zweifache Überabtastung ergibt eine Rechteckfunktion. Alle Transistoren werden gemeinsam eingeschaltet und dann wieder ausgeschaltet. Das digitale Steuerw e r k w e c h s e l t i n d i e s e m M o d u s z w i s c h e n zw e i Z u s t ä n d e n h i n u n d h e r. D i e
Rechteckfunktionen sind in Abb. 6.9 e) und g) erkennbar bei den Frequenzen 6.9
kHz und 161 kHz. Die Amplituden der Oberwellen im Spektrum f) und h) nehmen
mit 20 dB pro Frequenzdekade ab. Aliasing-Effekte können in f) betrachtet werden
(vgl. Abb. 6.3 f, Seite 114). In g) sind leichte Überschwinger sichtbar, die auf Instabilitäten schließen lassen (vgl. Abb. 6.3 g). Die Instabilitäten kommen nicht aus der
Ausgangsstufe, da es hier kein Rückkopplung gibt. Auch Postlayoutsimulationen
zeigten keine Tendenz zur Instabilität. Während der Messung zeigte es sich, dass
es am Messaufbau und der Testplatine liegen könnte, weil bei der Schaltung für
den stückweise linearen Sinus mit anderen Ausgangsstufe ähnliche Instabilitäten
vorkommen.
Stufenförmiger
Sinus mit 2-facher
Überabtastung
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
Abb. 6.8:
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.3 Messergebnisse für den stufenförmigen Sinus
Funktionsverlauf und Spektren der stufenförmigen Sinus-Funktionen
mit 64-facher Überabtastung (a, b, c, d) und 32-facher Überabtastung
(e, f, g, h) bei verschiedenen Frequenzen. Alle Signale sind um dem
Faktor 11 verstärkt.
119
120
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.3 Messergebnisse für den stufenförmigen Sinus
Abb. 6.9:
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
Funktionsverlauf und Spektren der stufenförmigen Sinus-Funktionen
mit 16-facher Überabtastung (a, b, c, d) und 2-facher Überabtastung
(Rechtecksverlauf) (e, f, g, h) bei verschiedenen Frequenzen. Alle
Signale sind um dem Faktor 11 verstärkt.
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.3 Messergebnisse für den stufenförmigen Sinus
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Um einen Eindruck von der Qualität der Schaltung zu bekommen, wird in den folgenden vier Abbildungen die gemessene Nichtlinearität und die ideale Nichtlinearität über der Frequenz dargestellt. Die gemessene Nichtlinearität wird aus den
Spektren ermittelt. Für jede Sinusfrequenz wird eine Sinus-Funktion und deren
Spektrum aufgezeichnet. Die Amplituden der Oberwellen werden ermittelt, quadriert, addiert und in Relation zum Quadrat der Amplitude der Grundwelle gesetzt
([3-1] Gl.(F.6)). Daraus ergibt sich die THD für eine entsprechende Frequenz.
Die Nichtlinearität THD wird über der Messfrequenz dargestellt (logarithmische
Darstellung bezogen auf 1 kHz). Für die stufenförmigen Sinus-Funktionen mit 64facher Überabtastung in Abb. 6.10 liegt die THD bei etwa 1.7%. Die ideale THD
liegt bei 2.53% (vgl. Tab. 5.2, Seite 83) und wird hier unterboten. Zu höheren Frequenzen übergehend, nimmt die THD durch Verrundungen der Stufen ab. Ein Minimum erreicht sie etwa bei 12 kHz mit 1%. Über drei Frequenzdekaden kann ein
Stimulus-Signal erzeugt werden. Der Frequenzbereich der 64-fachen Überabtastung des stufenförmigen Sinus liegt um den Faktor 4 niedriger als bei der 16fachen Überabtastung der stückweise linearen Sinus-Funktion (vgl. Abb. 6.3,
Seite 114), da die Oszillatorfrequenz durch 64 geteilt wird.
Total Harmonic Distortion of Stepwise Sine with 64
Times Oversampling
3,00%
2,50%
2,00%
THD
Nichtlinearität
TDH über der Frequenz
1,50%
1,00%
0,50%
0,00%
-2
-1,5
-1
-0,5
0
0,5
1
1,5
2
frequency f in LOG(f/1kHz)
Cmaster=64pF
Cmaster=1pF
THD ideal
Abb. 6.10: Verlauf der Nichtlinearität THD bei stufenförmigem Sinus über der
Messfrequenz (logarithmisch) bei 64-facher Überabtastung
Bei der stufenförmigen Funktion mit 32-facher Überabtastung (Abb. 6.11) liegt die
gemessene THD unterhalb der idealen THD von 5,6% (vgl. Tab. 5.2, Seite 83). Es
können Sinus-Funktionen in drei Frequenzdekaden erzeugt werden. Im Bereich
121
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.3 Messergebnisse für den stufenförmigen Sinus
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oberhalb von 10 kHz nimmt die Nichtlinearität aufgrund von Stufenverrundungen
ab.
Total Harmonic Distortion of Stepwise Sine with 32
Times Oversampling
7,00%
6,00%
5,00%
4,00%
THD
3,00%
2,00%
1,00%
0,00%
-2
-1
0
1
2
3
frequency f in LOG(f/1kHz)
Cmaster=64pF
Cmaster=1pF
THD ideal
Abb. 6.11: Verlauf der Nichtlinearität THD bei stufenförmigem Sinus über der
Messfrequenz (logarithmisch) bei 32-facher Überabtastung
Bei der stufenförmigen Funktion mit 16-facher Überabtastung (Abb. 6.12) wird die
ideale Nichtlinearität von 11.3% (vgl. Tab. 5.2, Seite 83) leicht unterboten. Es
kommt zu einem Minimum der THD bei etwa 90 kHz durch Verschleifung der Stufen. Danach steigt die THD stark an.
Total Harmonic Distortion of Stepwise Sine with 16
Times Oversampling
25,00%
20,00%
THD
122
15,00%
10,00%
5,00%
0,00%
0
1
2
3
frequency f in LOG(f/1kHz)
Cmaster=1pF
Cmaster=1pF
THD ideal
Abb. 6.12: Verlauf der Nichtlinearität THD bei stufenförmigem Sinus über der
Messfrequenz (logarithmisch) bei 16-facher Überabtastung
Die bei zweifacher Überabtastung (Abb. 6.13) entstehenden Rechtecksignale weisen eine Nichtlinearität im Bereich der erwarteten THD von 48% (vgl. Tab. 5.2,
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.4 Vergleich der Messergebnisse und Bewertung
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Seite 83) auf. Für hohe Frequenzen kommt es zur Verschleifung des Rechtecks und
daher zur Verbesserungen der THD. Dies ist im Bereich über 100 kHz sichtbar.
Total Harmonic Distortion of Stepwise Sine with 2
Times Oversampling (Rectangle)
60,00%
50,00%
THD
40,00%
30,00%
20,00%
10,00%
0,00%
0
0,5
1
1,5
2
2,5
3
3,5
frequency f in LOG(f/1kHz)
Cmaster=64pF
Cmaster=1pF
THD ideal
Abb. 6.13: Verlauf der Nichtlinearität THD bei stufenförmigem Sinus über der
Messfrequenz (logarithmisch) bei 2-facher Überabtastung
Beachtenswert ist die Tatsache, dass, wenn man die Verläufe der THD der stufenförmigen Sinus-Funktionen aus Abb. 6.10, Abb. 6.11, Abb. 6.12 und Abb. 6.13 in
einem Diagramm darstellt, die ansteigenden Verläufe der THD im oberen Frequenzbereich alle direkt aufeinander liegen. Dieser gemeinsame Anstieg charakterisiert
die Nichtlinearität der analogen Ausgangstufe für hohe Frequenzen.
6.4 Vergleich der Messergebnisse und Bewertung
In Kapitel 5.3 und 5.4 wurden zwei Sinusgeneratoren entworfen, charakterisiert
und in Kapitel 6.2 und 6.3 vermessen: ein Generator für eine stückweise lineare
Sinus-Funktion und ein Generator für eine stufenförmige Sinus-Funktion. Es folgt
ein Vergleich und eine Zusammenstellung der Vorzüge und Nachteile der beiden
Typen und eine Einordnung als Digital Kontrollierte Analoge Schaltung.
Nichtlinearität
Die Nichtlinearität wurde berechnet und gemessen für beide Varianten. Die Messung wurden für verschiedene Frequenzpunkte gemacht. Für höhere Frequenzbereiche wird durch Verschleifung der Signale die Nichtlinearität günstiger.
Stückweise linearer Sinus
Strom und Spannungsbereich
Stufenförmiger Sinus
theoretische Nichtlinearität
0.59%
2.7%
durchschnittliche gemessene Nichtlinearität
1.6% @ 0.15 - 3 kHz
2.0% @ 3 - 20 kHz
1.8% @ 0.2 - 3.8 kHz
1.47% @ 3.8 - 35 kHz
Der Stromverbrauch wurde simulationstechnisch ermittelt. Eine direkte Messung
ist nur für den gesamten Analogteil möglich. Beide Varianten benutzen den gleichen Oszillator. Der frequenzabhängige Verbrauch des Oszillators wird nicht hinzugerechnet. Der Verbrauch des Digitalt eils w ird mit einer kurzen TransientenSimulation bestimmt. Die Stromwirkungsgrad wird berechnet aus dem Verhältnis
von maximalem Ausgangsstrom zum Gesamtstromverbrauch der analogen und der
digitalen Schaltungsteile.
123
124
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.4 Vergleich der Messergebnisse und Bewertung
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Der Stromwirkungsgrad η als Verhältnis von Ausgangsstrom zu insgesamt benötigtem Strom ist für den stufenförmigen Sinus deutlich günstiger als beim stückweise linearem Sinus. Der insgesamt benötigte Strom setzt sich aus zwei Anteilen
zusammen, dem Strom im Analogteil I ANA und dem Strom im Digitalteil I DIG .
I OUT
η = ----------------------------I ANA + I DIG
.
Stromwirkungsgrad
(6.1)
Stromverbrauch und Stromwirkungsgrad sind in folgender Tabelle aufgeführt.
Stückweise linearer Sinus
Stufenförmiger Sinus
Spannungsversorgung
2.3 V ... 3 V
2.0 V ... 3 V
Stromverbrauch (analog)
62 µA
31 µA
Stromverbrauch (digital)
0,27 µA @ 32kHz, 2.7V; typ
0,30 µA @ 32kHz, 2.7V; typ
Ausgangsstrom an den Elektroden
25 µA
25 µA
Stromwirkungsgrad
40 %
78 %
Der Strombedarf beider Schaltungen ist sehr gering. Der Stromverbrauch von [137] beträgt 1.1 mA bei 25 MHz.
Aus dem Layout werden die Flächen für die beiden Versionen bestimmt. Jede
Schaltung besitzt einen Digitalteil und einen Analogteil, die gesondert aufgeführt
werden. Beim Generator für den stückweise linearen Sinus hat der Analogteil eine
größere Fläche als der Digitalteil. Beim Stufen-Sinus ist es genau umgekehrt.
Fläche
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6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.4 Vergleich der Messergebnisse und Bewertung
In Abb. 6.14 ist das Layout des Gesamt-Chips dargestellt, aufgeschlüsselt nach
seinen Komponenten.
Abb. 6.14: Aufnahme des Gesamtchips, aufgeschlüsselt nach seinen Komponenten
In folgender Tabelle sind die Abmaße dargestellt.
Stückweise linearer
Sinus
Fläche (analog)
0.2 mm2 (0.92x0.22)
Stufenförmiger
Sinus
0.10 mm2 (0,52x0,2)
Stromgesteuerter
Dreiecksgenerator
0.26 mm2
125
126
6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.4 Vergleich der Messergebnisse und Bewertung
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Stückweise linearer
Sinus
Stufenförmiger
Sinus
Stromgesteuerter
Dreiecksgenerator
Fläche (digital)
0.16 mm2 (0.71x0,23)
0.27 mm2 (0.52x0.52)
0.02 mm2
Fläche (gesamt)
0.36 mm2
0.37 µm2
0.28 mm2 (0.7x0.4)
Der Flächenbedarf dieses Sinusgenerators beträgt insgesamt nur etwa 0.64 mm 2
bei 0.8 µm CMOS, im Vergleich zu 1.6 mm 2 bei 0.5 µm CMOS [1-37].
Durch den exponentiellen Stromgenerator (0.05 - 12.57 µ A => 1:250) (Kap.
5.3.4), durch Umschalten der Ladekapazität (1pF, 8pF, 64pF => 1:64) (C m as ter,
C slave , Abb. 5.16) und durch unterschiedlich wählbare Überabtast-Raten (2...16fache Überabtastung - stückweise linear => 1:8; 2...64-fache Überabtastung - stufenförmig =>1:32) kann ein großer Frequenzbereich realisiert werden. Theoretisch
lässt sich damit ein Frequenzbereich von 1:120.000 erzeugen. In der Realität fällt
dieser jedoch kleiner aus. Dies kommt daher, dass beim stromgesteuerten Dreiecksgenerator die Durchlaufzeit durch den Digitalteil einschließlich analoger Komp ara tor en ( Abb . 5.1 6, Se ite 10 0) ni cht bel iebi g s chnel l i st. E s kann mit d em
stufenförmigen Sinusgenerator ein größerer Frequenzbereich abgedeckt werden
als mit dem stückweise linearen Sinusgenerator. Der Digitalteil für den stufenförmigen Sinusgenerator hat eine größere Variationsmöglichkeit der Überabtastrate von
64 bis 2.
Frequenzbereich
Stückweise linearer Sinus
Stufenförmiger Sinus
Cslave = Cmaster = 64 pF
bei maximaler Abtastrate (16 bzw.
64)
Strom wird variiert
96 Hz - 20 kHz
24 Hz - 5 kHz
=> 1 : 208
=> 1 : 208
Cslave = Cmaster = 1 pF
bei maximaler Abtastrate (16 bzw.
64)
Strom wird variiert
2.23 kHz - 226 kHz
0.55 kHz - 56.2 kHz
=> 1 : 101
=> 1 : 102
Cslave = Cmaster = 1 pF
maximaler Abtastrate (2-fach)
Strom wird variiert
8.9 kHz - 912 kHz
8.8 kHz - 917 kHz
=> 1 : 102
=> 1 : 104
Gesamter abgedeckter Frequenzbereich
96 Hz - 912 kHz
24 Hz - 912 kHz
=> 1 : 9500
=> 1 : 38000
Die Komplexität wird hier für die Digitalteile und die Analogteile betrachtet. Mit
der Komplexität verhält es sich genau entgegengesetzt. Der Digitalteil beim stufenförmigen Sinus ist komplexer als beim stückweise linearen Sinus, während es beim
Analogteil umgekehrt ist. Insbesondere die unterschiedliche Anzahl der Differenzstufen zeigt die größere Komplexität beim stückweise linearen Sinus (vgl.
Abb. 5.12, Seite 93).
Die Robustheit bezieht sich auf Design-Sicherheit und auf Unempfindlichkeit
gegenüber Herstellungsprozessschwankungen.
Stückweise linearer Sinus
Frequenzberereich
Stufenförmiger Sinus
Digitalteil
Anzahl der Zustände der Zustandsmaschine im Digitalteil
16+5
64
Anzahl der Transitionen in den
Zustandsmaschinen
16+8
64+32+16+4
Komplexität
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6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion
6.4 Vergleich der Messergebnisse und Bewertung
Stückweise linearer Sinus
Anzahl der Gatter
Stufenförmiger Sinus
70
200
10
2
Anzahl der Bauelemente:
NMOS-Transistoren
PMOS-Transistoren
Kapazitäten
545
174
0
70
350
0
Anzahl der Ausgangstransistoren
4
16
Robustheit
gut
sehr gut
Analogteil
Anzahl der Differenzstufen im Analogteil
Entwicklungsaufwand
Der Entwicklungsaufwand wäre am besten in Mann-Monaten auszudrücken. Dies
scheint nachträglich etwas schwierig. Man kann natürlich die Zeit kalkulieren die
bei der Entwicklung angefallen ist. Dies ist allerdings nicht ganz aussagekräftig,
weil beim Schaltungsdesign Studenten unterschiedlichen Ausbildungsstandes mitgewirkt haben und es deutlich mehr Aufwand war, ein Konzept für den stückweisen
linearen Sinus zu entwickeln als für den stufenförmigen Sinus. Daher soll der Entwicklungsaufwand in Mannmonaten (MM) für Mixed-Signal-Schaltungsdesigner
angegeben werden, die dieses Schaltungskonzept in eine andere Technologie
umsetzen wollen.
Stückweise linearer Sinus
Entwicklungsaufwand
Resultat der
Implementierung
2 MM
Stufenförmiger Sinus
1 MM
Abschließend kann festgestellt werden, dass die technischen Eigenschaften zwischen den Generatoren der stückweise linearen und der stufenförmigen SinusFunktion nicht sehr unterschiedlich sind. Der theoretische Vorteil in der geringeren
Nicht linearität der st ufenweise linearen Sinus-Funkti on konnte nicht w irklich
erreicht werden. Beide Schaltungsvarianten sind zum Messen der Gewebeimpedanz geeignet. Beide können Sinussignale mit geringer Nichtlinearität in einem weiten Frequenzbereich verwirklichen, wodurch keine frequenzverstellbaren Filter
vonnöten sind.
Der Vorteil von nur vier Ausgangstransistoren bei der stückweise linearen SinusFunktion wird durch den erhöhten Entwicklungsaufwand und Schaltungsauswand
für die Signalerzeugung der Dreiecksfunktionen (Kap. 5.3.3) wieder aufgehoben.
Ebenso schränkt die höhere Komplexität im Analogteil die Anwendung für sehr
niedrige Versorgungsspannungen ein.
Es ergibt sich ein Vorteil beim stufenförmigen Sinus, da dort mehr Funktionalität
in den Digitalteil gelegt wurde. Zwar wird der Sinus in 16 Ausgangstransistoren
kodiert und der Digitalteil ist komplizierter, jedoch ist der restliche Analogteil (nur
Stromspiegel und ein Oszillator) viel sehr viel einfacher und macht keine Schwierigkeiten bei sehr niedrigen Versorgungsspannungen. Der Generator der stufenförmigen Sinus-Funktion ist schneller realisiert.
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128
7 Zusammenfassung und Ausblick
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Digital Kontrollierte Analoge Schaltungen
7 Zusammenfassung und Ausblick
In dieser Arbeit wird die Schaltungsklasse der Digital Kontrollierten Analogen
Schaltungen als Untergruppe von Mixed-Signal-Schaltungen eingeführt.
Mit dieser Schaltungsklasse konnte das gesetzte Ziel erreicht werden, eine analoge Schaltung zur telemetrischen Messung von Gewebeimpedanzen mit niedrigem Energieverbrauch und geringer Stromversorgung bei großen Messbereichen zu entwerfen. Dies konnte erfolgreich an zwei Schaltungen zur Erzeugung
einer stückweise linearen bzw. stufenförmigen Sinus-Funktion gezeigt werden. Die
Schaltungen, entwickelt in einem 0.8 µm CMOS Prozess mit einer Schwellspannung V TH =0.75 V, arbeiten von 2.3 V bzw. 2.0 V bis 3.0 V. Sie können durch digitales Umschalten von Kapazitäten und durch Verändern der Abtastraten der SinusFunktionen Frequenzen von 100 Hz bzw. 20 Hz bis 1 MHz erzeugen. Der messbare
Widerstand beträgt 10 Ω bis 20 kΩ. Der Flächenbedarf ist gering mit 0.64 mm 2 . Die
Entwicklungszeit ist gering, insbesondere für den stufenförmigen Sinus beträgt sie
etwa einen Monat. Die Nichtlinearitäten der Sinus-Funktionen sind vergleichbar
und erreichen bei Frequenzen bis 20 kHz etwa nur 1.8%. Der Stromwirkungsgrad
ist bei der stufenförmigen Sinus-Funktion sehr hoch und beträgt 78% (Kap. 6.4).
Der Stromverbrauch beträgt 31 µA für die stufenförmige Sinus-Funktion. Ingesamt
benötigt der gesamte Analogteil des Telemetrie-Chips 93 µA @ f=1 kHz und 250 µA
@ f=900 kHz. Die Eckwerte für den Sinus-Generator aus [1-37] (0.5 µm CMOS,
VDD=3.3 V, f=20 Hz - 30 kHz, A=1.6 mm 2 , I=1.2 mA, THD=0.2%) konnten, bis auf
die Nichtlinearität übertroffen werden.
Digital Kontrollierte Analoge Schaltungen sind geeignet, selbstständige Abläufe
von Messungen zu steuern, wie dies insbesondere bei telemetrischen Schaltung
nötig ist. Der Digitalteil greift hierbei in die Kernbereiche der analogen Schaltung
ein. Digitalteil und Analogteil sind speziell für einander entwickelt worden und die
Funktion ist nur gemeinsam denkbar. Die Messung der Gewebeimpedanz transplantierter Nieren kann damit erstmals in vivo erfolgen. Nach Aufnahme der Kommunikation und einer Initialisierung kann die Messung autark vom implantierten Chip
vorgenommen werden. Das Ziel, eine selbstständige Telemetrieeinheit zu bauen,
konnte erfüllt werden.
Prozessspezifische Einschränkungen analoger Schaltungen können aufgehoben
werden. So wurde mit der multifunktionalen Sample&Hold-Stufe (Abb. 2.9,
Seite 22) als Digital Kontrollierte Analoge Schaltung die Möglichkeit aufgezeigt, die
Offsetspannung eines Operationsverstärkers automatisch zu kompensieren.
Alle notwendigen Grundlagen für den Entwurf von Digital Kontrollierten Analogen Schaltungen als Untergruppe von Mixed-Signal-Schaltungen werden gelegt
und systematisiert, wie es in Abb. 7.1 dargestellt ist. Es wird dargelegt, weshalb an
der digital-analogen Schnittstelle digitale Steuerwerke keine internen Rückkopplungen und keine asynchrone Ausgangslogik aufweisen dürfen (Kap. 3.2). Geschaltete Grössen Strom, Spannung, Widerstände, Kapazitäten und Operationsverstärker werden identifiziert (Kap. 2). Statische und dynamische Schalter werden
vorgestellt und in ihren Anforderungen unterschieden. Bei dynamischen Schaltern
muss Wert darauf gelegt werden, dass Ladungsinjektion und Taktdurchgriff sehr
klein bleiben. Die Definition und ein Bewertungskriterium für Ladungsinjektion und
Taktdurchgriff werden gegeben und verschiedene dynamische Schalter vorgestellt.
Am besten geeignet für dynamische Schalter ist bei vertretbarem Aufwand der
CMOS-Schalter (Transmission Gate) mit „Delay“-Inverter zur Angleichung von Takt
und Nicht-Takt, mit Dummy-Transistoren zur Ladungskompensation und mit gleich
großem PMOS- wie NMOS-Transistor (Kap. 3.4, Abb. 3.26).MOS-Transistoren werden in ihren Schaltereigenschaften (Rauschen, Leitwert, Leckstrom, Kapazitäten)
für CMOS-Technologien 0.8 µm, 0.6 µm, 0.35 µm, 0.25 µm und 0.12 µm untersucht.
7 Zusammenfassung und Ausblick
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Im wesentlichen sind die Schaltereigenschaften für verschiedene Technologien
nicht sehr unterschiedlich (Kap. 3.3.2).
Mixed Signal Schaltung
Schaltungen mit
A/D - Umsetzer
D/A - Umsetzer
Digital Kontrollierte
Analoge Schaltungen
Einflussnahme über
(einzelne) Schalter
Digital - Analoge Schnittstelle
Geschaltete Grössen: I, V, R, C, OP
Statische Schalter
Dynamische Schalter
Ladungsinjektion + Taktdurchgriff
Rauschen
Abb. 7.1:
Leckstrom
Leitwert
Kapazitäten
Systematik der Digital Kontrollierten Analogen Schaltungen
Um die Nichtlinearität der Sinusgeneratoren bewerten zu können, wird die ideale
Nichtlinearität für den stückweise linearen Sinus und den stufenförmigen Sinus für
verschiedene Abtastraten angegeben (Kap. 5.2).
Matching ohne Einheitstransistoren zwischen 0.5 % und 1 % wird vorgestellt
und untersucht. Damit werden Stromspiegel zur Kodierung des Verlaufs der SinusFunktion realisiert. Entwurfsregeln für Stromspiegel mit Matching ohne Einheitstransistoren werden vorgestellt (Kap. 5.1).
Beim Entwurf des Generators für die stückweise lineare Sinus-Funktion sind zwei
sehr interessante Schaltungen entworfen worden. Erstens wird eine Gleichtaktregelung für differentielle Operationsverstärker oder Transconductance-Verstärker
(OTA) entwickelt. Diese arbeitet sehr stromsparend, da zum Regeln der Gleichtaktspannung die gemeinsame Source-Spannung der folgenden Differenzeingangsstufe
des nächsten Operationsverstärkers verwendet wird und nicht eigens eine Mittelwertspannung gebildet werden muss. Die Regelung lässt sich für alle differentiellen
Schaltungen einsetzen (Kap. 5.3.2, Abb. 5.15). Zweitens wird mit der gleichen
Schaltung eine Nichtlinearitätskontroll-Schaltung vorgestellt, die für OTAs prozessunabhängig Grenzspannungen liefert. Bleibt die Aussteuerung innerhalb der
Grenzspannungen, so ist garantiert, dass eine bestimmte Nichtlinearität des OTA
nicht überschritten wird. Die gewünschten Grenzspannungen bzw. die gewünschte
Nichtlinearität lassen sich durch Stromspiegelverhältnisse einstellen (Kap. 5.3.2,
Seite 97). Hiermit kann die Ungewissheit in der erlaubten Aussteuerung wie in [128] überwunden werden.
Probleme
Die ideale Nichtlinearität (THD) des stückweise linearen Sinus von 0.59 % bei
einer 16-fachen Überabtastung konnte nicht erreicht werden. Die realisierte THD
beträgt nur 1.6 % (Abb. 6.4, Seite 115). Damit wird die Schaltung den Erwartungen
nicht gerecht. Es werden nur vier Transistoren in der Ausgangsstufe zur Kodierung
der Sinus-Funktion benötigt, jedoch ist die restliche analoge Schaltung zur Erzeugung der stückweise linearen Verläufe relativ komplex und aufwändig in der Entwicklung. Beim Generator für den stufenförmigen Sinus mit seinen 16 Ausgangstransistoren ist der restliche Analogteil sehr einfach.
Beide Generatoren haben Schwierigkeiten für hohe Frequenzen die gewünschte
Nichtlinearität zu erreichen. Dies ist allerdings nicht so schwerwiegend, weil die
129
130
7 Zusammenfassung und Ausblick
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Digital Kontrollierte Analoge Schaltungen
auftretenden hochfrequenten Mischprodukte beim Messen der Gewebeimpedanz
leichter weggefiltert werden können, als dies für niedrige Messfrequenzen möglich
ist.
Die Entwicklung des Chips war Teil eines größeren Projektes verschiedener Institutionen (Kap. 11). Leider ließen die räumliche Trennung der Institutionen, die
unzureichende Koordination, geringe Beiträge anderer Projektteilnehmer und der
bedauerliche tödliche Flugzeugabsturz des Geschäftsführers der Firma Biotronik
Herrn Rexhausen, der das Projekt initiiert hatte, nicht zu, das Endprodukt einer
Patientenstation zur Fernüberwachung der Abstoßungsreaktion transplantierter
Nieren zu realisieren. Eine straffe Projektleitung bei solchen ehrgeizigen, stark verteilten und umfangreichen Projekte ist sehr wichtig, jedoch schwierig zu realisieren.
Diese Arbeit liefert einen Beitrag, die Kluft zwischen der analogen und der digitalen Schaltungswelt zu verringern. Die Veröffentlichungen in Kapitel 1.2 behandeln
Schaltungen, die größtenteils entweder aus digitalen oder analogen Komponenten
bestehen. Durch die Einführung Digital Kontrollierter Analoger Schaltungen können
digitale und analoge Schaltungen entworfen werden, die eng miteinander verknüpft
sind und dadurch besondere Lösungen möglich machen. So konnten damit u. a.
Sinusgeneratoren, eine multifunktionale Sample&Hold-Stufe und digitale Kontrollschaltungen für den Messablauf in einem implantierbaren Chip entworfen werden.
Digital Kontrollierte Analoge Schaltungen erweitern die Welt der Mikroelektronik
und schaffen vielfältige Möglichkeiten für neue Schaltungskonzepte.
Einordnung der
Arbeit
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Digital Kontrollierte Analoge Schaltungen
8 Literaturverzeichnis
8 Literaturverzeichnis
Diese Arbeit findet man im Internet unter: http://mikro.ee.tu-berlin.de/
1
Einleitung
[1-1] Fiez T. S., Liang G., Allstot D. J., „Switched-Current Circuit Design
Issues“, IEEE Journal of Solid State Circuits, vol. 26, no. 3, pp. 192-202, March,
(1991)
[1-2] Lin M.-Y., Kim B., Gray P. R.,“A 13-b 2.5 MHz Self-Calibrated Pipelined A/
D Converter in 3 µm CMOS“, IEEE Journal of Solid State Circuits, vol. 26, no. 4, pp.
628-636, April, (1991)
[1-3] van der Zwan E. J., Klumperink A. M., Seevinck E., „IEEE Journal of Solid
State Circuits“, vol. 26, no. 11, pp. 1720-1723, November, (1991)
[1-4] Malcovati P., Leme C. A., O’Leary P., Maloberti F., Baltes H., „IEEE
Journal of Solid State Circuits“, vol. 29, no. 8, pp. 963-966, August, (1994)
[1-5] Guggenbühl W., Di J., Goette J., „Switched-Current Memory Circuits for
High-Precision Applications“, IEEE Journal of Solid State Circuits, vol. 29, no. 9,
pp. 1108-1116, September, (1994)
[1-6] Yúfera A., Rueda A., Huertas J. L., „Programmable Switched Current
Wave Analog Filters“, IEEE Journal of Solid State Circuits, vol. 29, no. 8, pp. 927935, August, (1994)
[1-7] Yu C.-G., Geiger R. L., „An Automatic Offset Compensation Scheme with
Ping-Pong Control for CMOS Operational Amplifiers“, IEEE Journal of Solid State
Circuits, vol. 29, no. 5, pp. 601-610, May, (1994)
[1-8] Lee H.-S., „A 12-b 600 ks/s Digitally Self-Calibrated Pipelined Algorithmic
ADC“, IEEE Journal of Solid State Circuits, vol. 29, no. 4, pp. 509-515, April, (1994)
[1-9] Paulino N., Franca J. E., Martins F. P., „Programmable CMOS SwitchedCapacitor Biquad Using Quasi-Passive Algorithmic DAC’s“, IEEE Journal of Solid
State Circuits, vol. 30, no. 6, pp. 715-719, June, (1995)
[1-10] Kauert R., Budde W., Kalz A., „A Monolithic Field Segment Photo Sensor
System“, IEEE Journal of Solid State Circuits, vol. 30, no. 7, pp. 807-811, July,
(1995)
[1-11] Kaiser U., Steinhagen W., „A Low-Power Transponder IC for High-Performance Identification Systems“, IEEE Journal of Solid State Circuits, vol. 30, no. 3,
pp. 306-310, March, (1995)
[1-12] Coggins R., Jabri M., Flower B., Rickard S., „A Hybrid Analog and Digital
VLSI Neural Network for Intracardiac Morphology Classification“, IEEE Journal of
Solid State Circuits, vol. 30, no. 5, pp. 542-550, May, (1995)
[1-13] De Veirman G. A., Ueda S., Cheng J., Tam S., Kiyoshi F., Kurisu M.,
Shinozaki E., „A 3.0 V 40 Mb/s Hard Disk Drive Read Channel IC“, IEEE Journal of
Solid State Circuits, vol. 30, no. 7, pp. 788-799, July, (1995)
[1-14] Duque-Carillo J. F., Malcovati P., Maloberti F., Pérez-Aloe R., Reyes A. H.,
Sánchez-Sinecio E., Torelli G., Valverde J. M., „VERDI: An Acoustically
Programmable and Adjustable CMOS Mixed Mode Signal Processor for Hearing Aid
Applications“, IEEE Journal of Solid State Circuits, vol. 31, no. 5, pp. 634-645, May,
(1996)
[1-15] Bakker A., Huijsing J. H., „Micropower CMOS Temperature Sensor with
Digital Output“, IEEE Journal of Solid State Circuits, vol. 31, no. 7, pp. 933-937,
July, (1996)
131
132
8 Literaturverzeichnis
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
[1-16] Brown J. E. C., Hurst P. J., Der L., „A 35 Mb/s Mixed-Signal DecisionFeedback Equalizer for Disk Drives in 2-µm CMOS“, IEEE Journal of Solid State
Circuits, vol. 31, no. 9, pp. 1258-1141, September, (1996)
[1-17] Hu X., Martin K. W., „A Switched-Current Sample-and Hold Circuit“, IEEE
Journal of Solid State Circuits, vol. 32, no. 6, pp. 898-904, June, (1997)
[1-18] Kuratli C., Huang Q., „A Fully Integrated Self-Calibrating Transmitter/
Receiver IC for an Ultrasound Presence Detector Mikrosystem“, IEEE Journal of
Solid State Circuits, vol. 33, no. 6, pp. 832-841, June, (1998)
[1-19] Brown J. E. C., Hurst P. J., Rothenberg B. C., Lewis S. H., „A CMOS
Adaptive Continious-Time Forward Equalizer, LFP and RAM-DEF for Magnetic
Recording“, IEEE Journal of Solid State Circuits, vol. 34, no. 2, pp. 162-169,
February, (1999)
[1-20] Dufort B., Roberts G. W., „On-Chip Analog Signal Generation for MixedSignal Built-In Self Test“, IEEE Journal of Solid State Circuits, vol. 34, no. 3, pp.
318-330, March, (1999)
[1-21] Le M. Q., Hurst P. J., Dyer K. C., „An Analog DFE for Disk Drives Using a
Mixed-Signal Integrator“, IEEE Journal of Solid State Circuits, vol. 34, no. 5, pp.
592-598, May, (1999)
[1-22] Abo A. M., Gray P. R., „A 1.5 V 10-bit, 14.3MS/s CMOS Pipeline Analogto-Digital Converter“, IEEE Journal of Solid State Circuits, vol. 34, no. 5, pp. 599606 , (19)
[1-23] Wong C. S., „A 3 V GSM Baseband Transmitter“, IEEE Journal of Solid
State Circuits, vol. 34, no. 5, pp. 725-730, May, (1999)
[1-24] Brigati S., Francesconi F., Grassi G., Lissoni D., Nobile A., Malcovati P.,
Maloberti F., Poletti M., „An 0.8 µm CMOS Mixed Analog-Digital Integrated Audiometric System“, IEEE Journal of Solid State Circuits, vol. 34, no. 8, pp. 1160-1166,
August, (1999)
[1-25] Elwan H. O., Ismail M., „Digitally Programmable Decibel-Linear CMOS
VGA for Low-Power Mixed Signal Applications“, IEEE Transactions on Circuits and
Systems-II: Analog and Digital Signal Processing, vol. 47, no. 5, pp. 388-398, May,
(1999)
[1-26] Stefanelli B., O’Connor I., Quiquerez L., Kaiser A., „An Analog BeamForming Circuit for Ultrasound Imaging Using Switched-Current Delay Lines“ ,IEEE
Journal of Solid State Circuits, vol. 35, no. 2, pp. 202-211, February, (2000)
[1-27] van Lammeren J. P. M., Wissing R. W. B., „Mixed-Signal Quadrature
Demodulator with a Multicarrier Regeneration System“, IEEE Journal of Solid State
Circuits, vol. 35, no. 3, pp. 441-445, March, (2000)
[1-28] Fattaruso J.W., Meyer R.G., „Triangle-to-Sine Wave Conversion with MOS
Technology“, IEEE J. Solid State Circuits, vol. 20, no. 2, pp. 623-631, April, (1985)
[1-29] Fattaruso J.W., Meyer R.G., „MOS Analog Function Synthesis“, IEEE J.
Solid State Circuits, vol. 22, no. 6, pp. 1056-1063, December, (1987)
[1-30] Chiappano G., Colamonico A., Donati M., Maloberti F., Montecchi F.,
Palmisano G., „A Tunable Switched-Capacitor Programmable N-Path Tone Receiver
and Generator“, IEEE J. Solid State Circuits, vol. 23, no. 6, pp. 1418-1425,
December, (1988)
[1-31] Sánchez-Sinencio E., Ramírez-Anguloa J., Linares-Barranco B.,
Rodríguez-Vázquez A., „Operatioal Transconductance Amplifier-Based Nonlinear
Function Syntheses“, IEEE J. Solid State Circuits, vol. 24, no. 6, pp. 1576-1586,
December, (1989)
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
8 Literaturverzeichnis
[1-32] Saul P. H., Taylor D. G., „A High-Speed Direct Frequency Synthesizer“,
IEEE J. Solid State Circuits, vol. 25, no. 1, pp. 215-219, February, (1990)
[1-33] Nicholas H. T., Samueli H., „A 150-MHz Direct Digital Frequency Synthesizer in 1.25-µm CMOS with -90dBc Spurios Performance“, IEEE J. Solid State
Circuits, vol. 26, no. 12, pp. 1959-1969, December, (1991)
[1-34] Andrews V., Chang C. T. M., Cayo J. D., Sabin S., White W. A., Harris
M. P., „A Monolithic Digital Chirp Synthesizer Chip with I and Q Channels“, IEEE J.
Solid State Circuits, vol. 27, no. 10, pp. 1321-1326, October, (1992)
[1-35] Nieznanski J., „An Alternative Approach to the ROM-less Direct Digital
Synthesis“, IEEE J. Solid State Circuits, vol. 33, no. 1, pp. 169-170, January,
(1998)
[1-36] Vankka J., Waltari M., Kosunen M., Halonen K. A. I., „A Direct Digital
Synthesizer with an On-Chip D/A-Converter“, IEEE J. Solid State Circuits, vol. 33,
no. 2, pp. 218-227, December, (1998)
[1-37] Mortezapour S., Lee E. K. F., „Design of Low-Power Rom-Less Direct
Digital Frequency Synthesizer Using Nonlinear Digital-to-Analog Converter“, IEEE
J. Solid State Circuits, vol. 34, no. 10, pp. 1350-1359, October, (1999)
2
Geschaltete Größen
[2-1] Macq D., „A 10-Bit Pipelined Switched-Current A/D Converter“, IEEE
Journal of Solid State Circuits, vol. 29, no. 8, pp. 967-971, August, (1994)
[2-2] Degaldo-Restituto M., Medeiro F., Rodríguez-Vázquez A., „Nonlinear
switched-current CMOS IC for random signal generation“, Electronics Letters, vol.
29, no. 5, pp. 2190-2191, 9th December, (1993)
[2-3] Petrie C. S., Connelly J. A., „A Noise-Based IC Random Number
Generator for Applications in Cryptography“, IEEE Transactions on Circuits and
Systems I, vol. 47, no. 5, pp. 615-621, May, (2000)
[2-4] Xianglong Yin, „Ein Mixed-Signal Chip zur Überwachung des ’Plötzlichen
Kindstods (SIDS)’“, Diplomarbeit, Betreuer: Arnold, Manck, Institut für Mikroelektronik, Technische Universität Berlin, Feb. (1999)
[2-5] Nakagome Y., et al., „An Experimental 1.5 V 64Mb DRAM“, IEEE Journal
of Solid-State Circuits, vol. 26, no.4, pp. 465-471, April (1991)
[2-6] Sauer D. J., „Constant-Impedance Sampling Switch for Analog-to-Digital
Converter“, U.S. Patent #5,500,612, March (1996)
[2-7] Steensgaard J., „Bootsrapped Low-Voltage Analog Switches“, Proceedings for the 1999 IEEE International Symposium on Circuits and Systems. IEEE
Circuits and Systems Society, May/June (1999)
[2-8] Abo A. M., Gray P. R., „A 1.5V, 14MS/s CMOS Pipeline Analog-to-Digital
Converter“, Digest of Technical Papers for the 1998 International Symposium on
VLSI Circuits, June (1998)
[2-9] Abo A. M., „Design for Reliability of Low-voltage, Switched-capacitor
Circuits“, Dissertation, University of California, Berkeley, USA, Spring, (1999)
[2-10] Gray P. R., Hurst P. J., Lewis S. H., Meyer R. G., „Analysis and Design of
Analog Integrated Circuits“ Fourth Edition, John Wiley & Sons, Inc., New York,
Chichester, ISBN 0-471-32168-0, (2000)
[2-11] Baker R. J., Li H. W., Boyce D. E., „CMOS Circuits Design, Layout and
Simulation“, IEEE Press, The Institute of Electrical and Electronics, Inc. New York,
(1998)
[2-12] Razavi B., „Design of Analog CMOS Integrated Circuits“, McGraw-Hill,
ISBN 0-07-237371-0, (2000)
133
134
8 Literaturverzeichnis
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
[2-13] Johns D. A., Martin K., „Analog Integrated Circuit Design“, John Wiley and
Sons, New York, ISBN 0-471-14448-7, (1997)
[2-14] Aziz P. M., „An Overview of Sigma-Delta Converters“, IEEE Signal
Processing Magazine, pp.61-84, January, (1996)
[2-15] Crois J., Steyaert, „Switched-Opamp: an approach to realize full CMOS
switched-capacitor circuits at very low power supply voltages“, IEEE J. of SolidState Circuits, Vol. SC-29, no.8, pp.936-942, August (1994)
[2-16] Baschirotto A., Castello R., „A 1V 1.8MHz CMOS Switched-opamp SC
filter with rail to rail outputswing“, IEEE Journal of Solid-State Circuits, pp.19791986, December (1997)
3
Digital-analoge Schnittstelle
[3-1] Arnold, R., „Anmerkungen zur Dissertation Digital Kontrollierte Analoge
Schaltungen“, Ergänzungen und Erweiterungen, Institut für Mikroelektronik,
Technische Universität Berlin, (2001), http://mikro.ee.tu-berlin.de/
[3-2] Skahill K., „VHDL for Programmable Logic“, Addison Wesley, ISBN 0-20189573-0, (1996)
[3-3] Ashenden P. J., „The Designer Guide to VHDL“, 1st edition., San
Francisco, Morgan Kaufmann Publishers, (1996)
[3-4] Thomas D. E., Moorby P. R., „The Verilog Hardware Description
Language“, Boston, Kluwer Academic Publishers, (1991)
[3-5] ModelSim SE, „Simulation and Verification Tool for VHDL, Verilog and
Mixed Language Simulations“, Company: Model Technology, a Mentor Grafics
Company, Portland, Oregon, USA, http://www.model.com/products/
se_datasheet_new.asp, (2001)
[3-6] Verilog-XL; Verilog Simulator for complex application-specific integrated
circuits (ASICs); Company: Cadence Design Systems, Inc; http://
www.cadence.com/company/pr/photogallery/prod_verilog_xl.html oder Nachfolge
Produkt NC-Verilog http://www.cadence.com/products/ncsim.html
[3-7] Visual HDL, Summit, „High-Level HDL-based Graphical Design Tool“;
Company: Innoveda, Inc., Boston, USA, http://www.summit-design.com/products/
datasheets_HTML/vishdl.asp
[3-8] HDL Designer (Renoir), „Tool for Grafical HDL design creation,
management and analysis“, Company: Mentor Graphics Corporation, Wilsonville,
Oregon, USA, http://www.mentor.com/hdldesigner/, http://www.mentor.com/hdldesigner/collateral/designer_ds.pdf
[3-9] Active HDL, „Integrated Design Environment for grafical HDL“, Company:
Aldec, Inc., Henderson, NV, USA, http://www.aldec.com/ActiveHDL/default.htm
[3-10] University of Hamburg, „Hamburg VHDL Archive“, http://tech-www.informatik.uni-hamburg.de/vhdl/vhdl.html, (2001)
[3-11] IEEE 1076.1 Working Group, „VHDL-AMS, VHDL Analog Mixed Signal,
IEEE VHDL Standard 1076.1-1999“, http://www.eda.org/vhdl-ams
[3-12] Christen E., Bakalar K., „VHDL-AMS: A Hardware Description Language
for Analog and Mixed-Signal Applications“, IEEE Transactions on Circuits and
Systems-II: Analog and Digital Signal Processing, vol. 46, no. 10, pp. 1263-1272, ,
(1999)
[3-13] Foty D.P., „MOSFET Modeling with SPICE“, Upper Saddle River, NJ,
Prentice-Hall, (1997)
[3-14] Tsividis Y., „Operation and Modeling of the MOS Transistor“, 2nd Ed.,
Boston, McGraw-Hill, (1999)
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
8 Literaturverzeichnis
[3-15] Sze S.M., „Physics of Semiconductor Devices“, 2nd Ed., New York, John
Wiley&Sons, (1981)
[3-16] Antognetti P., Massobrio G., Editors, „Semiconductor Device Modeling with
SPICE“, New York, McGraw-Hill, (1988)
[3-17] Spectre-Circuit-Simulator; Company: Cadence Design Systems, Inc.;
Openbook: Analog Artist Design Environment User Guide, Chapter 2, pp.15;
Website: http://www.cadence.com/eda_solutions/cic_ams_rfsim_l3_index.html,
[3-18] SaberSketch Design Creation, Editing and Simulation Environment,
Company: Avanti Systems; http://www.analogy.com/Mixed/designflow/default.htm
[3-19] ELDO, Transistor Level Simulation, Mentor Graphics Corporation; Wilsonville, OR 97070, USA; http://www.mentor.com/eldo
[3-20] Titan Network Analysis Program; Company: Infineon Technologies
München; Titan User’s Manual, 11 th September 2000; Email: [email protected]
[3-21] Mixed-Signal-Simulator; Company: Cadence Design Systems, Inc;
Openbook IC4.43: „Mixed-Signal-Simulation with CadenceSpice and Verilog-XL“,
CadenceSpice Reference Manual, IC Schematic, Simulation and Layout
[3-22] AMS-Designer, „A Single-Engine, Mixed-Signal Simulator based on
Production-Proven, High-Performance Core Simulation Technologies“, Company:
Cadence Design Systems, Inc; http://www.cadence.com/products/amsdesigner.html
[3-23] Müller Gerrit, „Zeitgranularität - Eine Einführung in den Entwurf digitaler
Systeme“, Manuskript zur Dissertation, Technische Universität Berlin, Institut für
Mikroelektronik, (2001)
[3-24] Portmann C. L., Meng T. H. Y., „Metastability in CMOS library elements in
reduced supply and technology scaled applications“, IEEE Journal of Solid-State
Circuits, vol. 30, no. 1, pp. 39-46, January (1995)
[3-25] Xilinx FPGAs, „The Programmable Logic Data Book“, Company: Xilinx,
San Jose, California, USA, pp. 8-14/8-15, (1993), http://www.xilinx.com/xcell/xl22/
xl22_30.pdf, (2001)
[3-26] Enz C. C., Krummenacher F., Vittoz E. A., „An Analytical MOS Transistor
Model Valid in All Regions of Operation and Dedicated to Low-Voltage and LowCurrent Applications“, Special issue of the Analog Integrated Circuits and Systems
Processing Journal on Low-Voltage and Low-Power Circuits, July (1995)
[3-27] EPFL-EKV Compact MOSFET Model V2.6“, Website of École Polytechnique Fédérale de Lausanne, http://legwww.epfl.ch/ekv
[3-28] Vittoz E., „Micropower techniques“, in Design of VLSI Circuits for Telecommunication and Signal Processing, edited by J. Franca and Y.Tsividis, Prentice Hall,
(1994)
[3-29] Vittoz E., „The design of high-performance analog circuits on digital CMOS
chips“, IEEE Journal of Solid-State Circuits, vol. 20, pp. 657-665, June (1985)
[3-30] Foty D., „MOSFET Modelling with Spice: Principles and Practice“,
Engelwood Cliffs, NJ: Prentice-Hall, 1996
[3-31] Enz C. C., Temes G. C., „Circuits Techniques for Reducing the Effects of
Op-Amp Imperfections: Autozeroing, Correlated Double Sampling, and Chopper
Stabilization“, Proceedings of the IEEE, vol. 84, no. 11, pp. 1584-1614, November,
(1996)
[3-32] Muller R. S., Kamins T.I., „Device Electronics for Integrated Circuits“, 2nd
Ed., New York, Wiley, 1986
[3-33] Völkl J., „Ein vollständig digital kalibrierbares Sensor ASIC“, Diplomarbeit, Betreuer: Bauer, Arnold, Manck, Institut für Mikroelektronik, Technische
Universität Berlin, Juni (2001)
135
136
8 Literaturverzeichnis
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
[3-34] I2C Bus, „A simple bi-directional 2-wire, serial data (SDA) and serial clock
(SCL) bus for inter-IC control“, Philips Semiconductors, http://www.semiconductors.philips.com/i2c/facts/index.html, http://www.geocities.com/SiliconValley/
9504/mic_b000.htm, (2001)
4
Störeinflüsse aus dem Digitalteil im Analogteil
[4-1] Veendrick H. J. M., „Short-Circuit Dissipation of Static CMOS Circuitry and
its Impact on the Design of Buffer Circuits“, IEEE Journal of Solid-State Circuits,
vol. 19, no. 8, pp. 468-473, August, (1984)
[4-2] Aragonès X., Gonzáles J. L., Rubio A., „Analysis and Solutions for
Switching Noise Coupling in Mixed-Signal IC’s“, Kluwer Academic Publishers,
Boston, Dordrecht, London, ISBN 0-7923-8507-7, (1999)
[4-3] Craninckx J., Steyart M. S. J., „A 1.8-GHz CMOS Low-Phase-Noise
Voltage-Controlled Oscillator with Prescaler“, IEEE Journal of Solid-State Circuits,
vol. 30, no. 12, pp. 1474-1482, December (1995)
[4-4] IC Craftsman or Cadence® Chip Assembly Router; Company: Cadence
Design Systems, Inc; http://www.cadence.com/products/chip_assembly_router.html
[4-5] Maleki M., Kiaei S., „Enhancement Source-Coupled Logic for Mixed-Mode
VLSI Circuits“, IEEE Transaction on Circuits and Systems-II, vol. 39, no. 6, June,
pp. 339-401, (1992)
[4-6] Allstot D. J., Chee S.-H., Kiaei S., Shrivastawa M., „Folded SourceCoupled Logic vs. CMOS Static Logic for Low-Noise Mixed-Signal IC’s“, IEEE
Transaction on Circuits and Systems-I, vol. 40, no. 9, September, pp. 553-563,
(1993)
[4-7] Piquet C.et al. „Low-Power Digital Design and CAD Tools“, Colloque CAO
de circuits intégrés et systèmes, Aix en Provence, 10-12 mai, pp.108-127, (1999)
[4-8] Mathey K., Swaminathan M., Smith L. D., Cockerill T. J., „Noise Computation in Single Chip Packages“, IEEE Transaction on Components, Packaging, and
Manufactoring Techn. - part B, vol. 19, no. 2, May, pp. 350-360, (1996)
[4-9] Ingels M., Steyart M. S. J., „Design Strategies and Decoupling Techniques
for Reducing the Effects of Electrical Interference in Mixed-Mode IC’s“, IEEE
Journal of Solid-State Circuits, vol. 32, no. 7, pp. 1136-1141, July, (1997)
[4-10] Takashima D., Oowaki Y., Watanabe S., Ohuci K., „Noise Suppresion
Scheme for Gibabit-Scale and Gigabyte/s Data-Rate LSI’s“, IEEE Journal of Solid
State Circuits, vol. 33, no. 2, pp. 260-267, February, (1998)
[4-11] Joardar K., „A Simple Approach to Modeling Cross-Talk in Integrated
Circuits“, IEEE Journal of Solid State Circuits, vol. 29, no. 10, pp. 1212-1219,
Oktober, (1994)
[4-12] Rahin I., Hwang B., Foerstner J., „Comparison of SOI versus Bulk Silicon
Substrate Crosstalk Properties for Mixed-Mode IC’s“, Proc. IEEE International SOI
Conference, pp. 41-42, (1995)
[4-13] Basedau P., Huang Q., „A Post Processing Method for Reducing Substrate
Coupling in Mixed-Signal Integrated Circuits“, Proc. Symposium on VLSI Circuits,
pp. 41-42, (1995)
[4-14] Benini L., „State Assignment for Low Power Dissipation“, IEEE Journal of
Solid State Circuits, vol. 30, no. 3, pp. 258-268, March, (1995)
[4-15] Mitra S., Rutenbar R. A., Carley L. R., Allstot D. J., „Substrate-Aware
Mixed-Signal Macrocell Placement in WRIGHT“, IEEE Journal of Solid State
Circuits, vol. 30, no. 3, pp. 269-278, March, (1995)
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
8 Literaturverzeichnis
[4-16] Verghese N. K., Allstot D. J., Wolfe M. A., Verification Techniques for
Substrate Coupling and Their Application to Mixed-Signal IC Design“, IEEE Journal
of Solid State Circuits, vol. 31, no. 3, pp. 354-365, March, (1996)
[4-17] Verghese N. N., Allstot D. J., „Computer-Aided Design Considerations for
Mixed-Signal Coupling in RF Integrated Circuits“, IEEE Journal of Solid State
Circuits, vol. 33, no. 3, pp. 314-323, March, (1998)
[4-18] Felder M., Ganger J., „Analysis of Ground-Bounce Induced Substrate
Nose Coupling in a Low Resistive Bulk Epitaxial Process: Design Strategies to
Minimize Noise Effects on a Miyed-Signal Chip“, IEEE Transactions on Circuits and
Systems-II: Analog and Digital Signal Processing, vol. 46, no. 11, pp. 1427-1436,
November, (1999)
[4-19] Makie-Fukuda K., Takanobu A., Tsukada T., Matsuura T., Hotta M.,
„Voltage-Comparator-Based Measurement of Equivalently Sampled Substrate Noise
Waveforms in Mixed-Signal Integrated Circuits“, IEEE Journal of Solid State
Circuits, vol. 31, no. 5, pp. 726-731, May, (1996)
[4-20] Nauta B., Hoogzaad G., „How to Deal with Substrat Noise in Analog
CMOS Circuits?“, Philips Research Laboratories Prof Holstlaan 4, Eindhoven,
Netherlands, [email protected]
[4-21] Kuijk K. E., „A Precision Reference Voltage Source“ IEEE Journal of Solid
State Circuits, vol. 8, no. 3, pp. 222-226, June, (1973)
[4-22] Su D. K., Loinaz M. J., Masui S., Wooley B. A., „Experimental Results and
Modeling Techniques for Substrate Noise in Mixed-Signal Integrated Circuits“, IEEE
Journal of Solid-State Circuits, vol. 28, no. 4, pp. 420-430, April, (1993)
[4-23] Makie-Fukunda K., Maeda S., Tsukada T., Matsuura T., „Substrate Noise
Reduction Using Active Guard Band Filters in Mixed-Signal Integrated Circuits“,
Symposium on VLSI Circuits Digest of Technical Papers, pp. 33-34, (1995)
[4-24] Stanisic B. R., Rutenbar R. A., Carley L. R., „Adressing Noise Decoupling
in Mixed-Signal IC’s: Power Distribution Design and Cell Customization“, IEEE
Journal of Solid State Circuits, vol. 30, no. 3, pp. 321-326, March, (1995)
5
Implementierung am Beispiel zweier Sinusgeneratoren
[5-1] Lakshmikumar K. R., Hadaway R. A., Copeland M. A., „Characterization
and Modeling of Mismatch in MOS Transistors for Precision Analog Design“, IEEE
Journal of Solid-State Circuits, vol. 21, no. 6, pp. 1057-1066, December, (1986)
[5-2] Pelgrom M. J. M., Duinmaijer A. C. J., Welbers A. P. G., „Matching
Properties of MOS Transistors“, IEEE Journal of Solid-State Circuits, vol. 24, no. 5,
pp. 1433-1440, October, (1989)
[5-3] Mizuno T., Okamura J., Torlurni A., „Experimental study of threshold
voltage fluctuation due to statistical variation of channel dopant number in
MOSFETs“, IEEE Transactions on Electron Devices, vol. 41, pp. 2216-2221, 1994
[5-4] Forti F., Wright M. E., „Measurement of MOS Current Mismatch in the
Weak Inversion Region“, IEEE Journal of Solid-State Circuits, vol. 29, no. 2, pp.
138-142, February, (1994)
[5-5] Tuinhout H., „Matching of MOS Transistors“, Advance Engineering Course:
Low-Voltage, Low-Power Analog CMOS IC Design, MEAD Microelectronics Inc.,
Lausanne, Switzerland, June 22th, (1999)
[5-6] Seeger A., Kerztscher U., Gerhäußer A., Krause F., Sommer G., Kolupa J.,
Schäfer H., Arnold R., Affeld K., Schaldach M., Scheel W., Orglmeister R., Manck
O., „Ein implantierbares Telemetriesystem zur Impedanzspektroskopie“ Workshop
Biosignalverarbeitung des DGBMT, München 1998
137
138
8 Literaturverzeichnis
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
[5-7] Kolupa J., Gerhäußer A., Schäfer H., Arnold R., Seeger A., Kertzscher U.,
Krause F., Orglmeister R., Manck O., Affeld K., Scheel W., Schaldach M., „An
Implantable Telemetry System for Bio-Impedance Spectroscopy“, Biological and
Medical Telemetry Workshop in St.Andrew, Medical Engineering & Physics, Official
Publication of the Institution of Physics and Engineering in Medicine (IPEM), http://
www.ipem.org.uk, August, (1998)
[5-8] Schäfer H., Kolupa J., Orglmeister R., "Telemetry System for Medical
Applications using Combined Short Range and Long Range Telemetry" Contribution
to the EMBEC '99, Wien, (1999)
[5-9] Arnold R., Manck O., „An Implantable Low Power Mixed Signal Telemetry
Chip for Measurement of the Frequency Dependent Impedance of Transplanted
Kidneys for Rejection Control“, Proceedings of the IEEE 2nd Dallas CAS Workshop
on Low Power/ Low Voltage Mixed-Signal Circuits & Systems, DCAS01, IEEE
Catalog Number: 01EX454, ISBN: 0-7803-6624-7, Library of Congress: 00-109007,
Texas, March, (2001)
[5-10] Hänisch O., „Entwicklung eines implantierbaren Chips zur telemetrischen
Bioimpedanzmessung“, Diplomarbeit, Betreuer: Arnold, Manck, Institut für Mikroelektronik, Technische Universität Berlin, Juni (2000)
[5-11] Subijanto, „Entwurf und Implementierung des Digitalteils eines TelemetrieChips für Bioimpedanzmessung“, Diplomarbeit, Betreuer: Arnold, Manck, Institut
für Mikroelektronik, Technische Universität Berlin, September (2000)
[5-12] Bronstein I. N., Semendjajew K. A., Musiol G., Mühlig H., „Taschenbuch
der Mathematik“, Verlag Harri Deutsch, 2. überarbeitete und erweiterte Auflage,
Thun, Frankfurt am Main, ISBN 3-8171-2002-8, (1995)
[5-13] Europäische Norm EN 50 061: 1988; AL: 1995; Ausgabe August ’95;
Abschnitt 6.3.1
[5-14] Kaiser A., „A Micropower CMOS Continuous-Time Low-Pass Filter“, IEEE
Journal of Solid-State Circuits, vol. 24, no. 3, pp. 736-743, June, (1989)
[5-15] Nauta B., „A CMOS Transconductance-C Filter Technique for Very High
Frequencies“, IEEE Journal of Solid-State Circuits, vol. 27, no. 2, pp. 142-153,
February, (1992)
[5-16] Tsividis Y. P., „Integrated Continious-Time Filter Design - An Overview“,
IEEE Journal of Solid-State Circuits, vol. 29, no. 3, pp. 166-176, March, (1994)
[5-17] Stefanelli B., Kaiser A., „CMOS Triode Transonductor with High Dynamic
Range“, Electronics Letter, vol. 26, no. 13, pp. 880-881, 21st June, (1990)
[5-18] Razavi B, „RF-Microelektronics“, Prentice Hall Communications
Engineering and Emerging Technologies Series, Prentice Hall PTR, NJ 07458,
(1998)
9 ASIC-Verzeichnis
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
9 ASIC-Verzeichnis
Aufgeführt wurden nur ASICs, an deren Entwicklung der Verfasser beteiligt war
und die tatsächlich gefertigt wurden bzw. sich derzeit in Produktion befinden. Verschiedene Schaltkreise wurden unter Zuhilfenahme Digital Kontrollierte Analoge
Schaltungen realisiert.
[A-1]
[A-2]
[A-3]
Schachuhr:
Digitale Schachuhr
Technologie:
Designgröße:
Komplexität:
Tapeout:
Designer:
5 µm CMOS Gate Array UMI UA4
5085 µm × 4455 µm = 22.7mm2
2.676 Transistoren (digital)
20.01.1991
Rüdiger Arnold, Lukas Bauer, Matthias Braun, Christian Piesnack
ECL-Teiler:
Frequenzteiler in ECL-Technik
Technologie:
Designgröße:
Komplexität:
Tapeout:
Designer:
Bipolar Array AEG B1000
5080 µm × 4320 µm = 22.0mm2
193 Transistoren (digital)
30.07.1991
Rüdiger Arnold, Lukas Bauer, Matthias Braun, Thuyen Le, Christian
Piesnack
TV-Chip:
Single-Chip-Farbfernseher
Technologie:
Designgröße:
Komplexität:
1.2 µm BiCMOS Samsung
5460 µm × 5300 µm = 28.9mm2
21.836 Transistoren+R+C (gesamt), davon 9.602 T digital, 12.234
T+R+C analog
24.06.1993
Rüdiger Arnold, Lukas Bauer (PLL-Audio-Demodulator), Hr. Janelli,
Thomas Lorenz (Projektleiter), Martin Rose, Markus Schirmer, Stefan Wahl, Jens Werner
Tapeout:
Designer:
[A-4]
[A-5]
Parity:
Ultraschneller Parity Generator für Speichermodule
Technologie:
Designgröße:
Komplexität:
Tapeout:
Designer:
0.8 µm CMOS 2m1p AMS CYB
1185 µm × 840 µm = 1.0 mm2
2.106 Transistoren (digital, überwiegend full custom)
01.09.1994
Rüdiger Arnold, Lukas Bauer (Projektleiter)
ATMO:
Transceiver Schaltung für ATM 33MBit/s
(Phy)
Technologie:
Designgröße:
Komplexität:
0.5 µm CMOS 3m1p Siemens C6NH-2 (shrink faktor 0.18)
4580 µm x 1380 µm = 6.3 mm2 (ohne Pads)
Test-Chip für Analogteil; 100 MHz 6-Bit-Flash-ADC, 2 PLLs,
100 MHz 7-Bit-DAC, Leitungstreiber, tunebares gmC-Filter
01.11.1995
Rüdiger Arnold, Jörg Gleber (Projekt-Leiter), Andreas Rackow
Tapeout:
Designer:
[A-6]
[A-7]
MIRI:
Analoges Netzspannungs-Stabilisierungsgerät
Technologie:
Designgröße:
Komplexität:
Tapeout:
Designer:
1.2 µm CMOS 50V 2m1p AMS CBZ
4615 µm × 4560 µm = 21.0 mm2
5.355 Transistoren (analog)
16.01.1998
Rüdiger Arnold, Lukas Bauer (beide Projektleiter), Hans Burgdorf,
Marco Liem, Marius Tegethoff
GETEMED:
Chip zur Überwachung des plötzlichen Kindstods mit Kontrolle der drei Herzableitungen
und der Atmung
Technologie:
Designgröße:
0.8 µm CMOS 2m2p AMS CYE
5985 µm x 4430 µm = 26.5 mm2
139
140
9 ASIC-Verzeichnis
Komplexität:
Tapeout:
Designer:
[A-8]
15kGatter Digitales Filter, 14 OPs zur Analogen Signalverstärkung,
768 Byte RAM, 10-Bit ADC
03.08.1998
Rüdiger Arnold (Projektleiter), Xiang Long Yin, Nour Eddine Bouguechal (Algerien), Lukas Bauer, Christian Feucht, Jens Voelkl
HiS924A:
Universelles Chipkarten-Interface mit Schaltnetzteil
Technologie:
Designgröße:
Komplexität:
0.8 µm 2m2p AMS CYE
3215 µm × 4055 µm = 13.0mm2
47262 Transistoren+R+C (gesamt), davon 43444 T digital, 3303
T+R+C analog, 6 Bit ZPROM
24.12.1998
Christian Feucht, Lukas Bauer (Digitalteil), Rüdiger Arnold (Projektleiter)
Tapeout:
Designer:
[A-9]
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
HiS924A1:
Universelles Chipkarten-Interface mit Schaltnetzteil (Technologie Umsetzung)
Technologie:
Designgröße:
Komplexität:
0.6 µm 2m2p XFAB
3215 µm × 2640 µm = 8.5mm2
47262 Transistoren+R+C (gesamt), davon 43444 T digital, 3303
T+R+C analog, 6 Bit ZPROM
24.12.1998
Rüdiger Arnold (Design-Flow), Lukas Bauer, Christian Feucht, Olaf
Hänisch, Roman Koczy, Subjianto, Jens Völkl (Projektleiter), Xiang
Long Yin (Digitalteil)
Tapeout:
Designer:
[A-10] Smart Sensor: Sensor-Controller mit Linearisierung und
Temperaturkompensation
Technologie:
Designgröße:
Komplexität:
Tapeout:
Designer:
[A-11] TELEMED:
Technologie:
Designgröße:
Komplexität:
Tapeout:
Designer:
0.8 µm 2m2p AMS CYE
4550 µm × 3315 µm = 15.1 mm2
61188 Transistoren+R+C (gesamt), davon 27500 T digital, 33688
T+R+C analog, 368 Bit ZPROM
24.12.1998
Jens Völkl (Projektleiter), Rüdiger Arnold, Lukas Bauer, Thilo Mohr,
Alfred Probst
Chip zur telemetrischen Messung des Organwiderstandes transplantierter Nieren zur Kontrolle der Abstoßungsreaktion
0.8 µm 2m2p AMS CYE
3255 µm x 3185 µm = 10.4 mm2
6.5kGatter Digitales Kontrolleinheit, Mixed-Signal Sinusgeneratoren,
8-Bit-DAC, Elektrodenmulitplexer, Zener-PROM, Sample&HoldStufe
04.02.2000
Rüdiger Arnold (Projektleiter), Subjianto, Olaf Haenisch, Andreas
Wiener, Nour Eddine Bouguechal (Algerien), Xiang Long Yin, Bernd
Schwarz, Triton
[A-12] PAROLI:
12 Kanal à 3 GBit/s Receiver für Glasfaserübertragung (Phy)
Technologie:
Designgröße:
Komplexität:
0.5 µm Bipolar 4m1p Infineon B7HF
4470 µm x 2650 µm = 11.8 mm2
12 parallele Kanäle, Verstärker und Stromversorung für LEDSignale mit Gleichstromkompensation, 50Ω Leitungstreiber
07.07.2000
Jaafar Mejri (Schaltungsentwurf), Roman Koczy, Olaf Haenisch,
Rüdiger Arnold (Projektleiter)
Tapeout:
Designer:
[A-13] PHOTON:
Technologie:
Designgröße:
Komplexität:
Tapeout:
1.2 GHz Photon Zähler mit zeitlicher Histogrammerstellung
0.25 µm CMOS 5m1p TSMC
5040 µm x 5900 µm = 29.7 mm2
digitale Kontroll-Logik mit vier RAM Blöcken zusammen 128k Byte
24.11.2000
9 ASIC-Verzeichnis
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
Designer:
[A-14] UNIPHY
Technologie:
Designgröße:
Komplexität:
Tapeout:
Designer:
[A-15] RNG
Technologie:
Designgröße:
Komplexität:
Tapeout:
Designer:
[A-16] TESLA XL
Technologie:
Designgröße:
Komplexität:
Tapeout:
Designer:
[A-17] HELENE:
Technologie:
Designgröße:
Komplexität:
Tapeout:
Designer:
Bertram Krüger, Sascha Hegwein, Florian Golz, Rüdiger Arnold
(Projektleiter), Helmut Hickl
3 GBit/s Ethernet Transceiver
0.13 µm CMOS 6m1p Infineon CMOS8SF
µm × µm = mm 2
Precscaler und 2 PLL, Mixed-Signal
01.05.2001
Carsten Leitner, Stephan Dittrich, Christoph Drews, Rüdiger Arnold
(Projektleiter für Teilmodul Prescaler)
Zufallszahlengenerator auf der Basis einer
mit Switched-Current realisierten rekursiven
Formel
0.8 µm 2m2p AMS CYE
1180 µm × 1460 µm = 1.7 mm2
900 Transistoren
30.07.2001
Felix Werth, Norman Wulf, Nour Eddine Bougechal, Roman Koczy,
Rüdiger Arnold (Projektleiter)
LC-Oszillator mit integrierterter Spule
0.8 µm 2m2p AMS CYE
1510 µm × 1560 µm = 2.4 mm2
2000 Transistoren, 900 MHz Oszillator
30.07.2001
Carsten Leitner, Stephan Dittrich, Sebastian Nitschke, Rüdiger
Arnold (Projektleiter)
Chip zur telemetrischen Messung von Kräften, Momenten und Temperaturen innerhalb
von transplantieren Gelenksprothesen
0.8 µm BiCMOS 2m2p AMS BYQ
1995 µm x 2365 µm = 4.7 mm2
durch Zener-PROM trimmbare Widerstände auf Basis von MOSTransistoren im Triodenbereich, 2739 PMOS-Transistoren., 2303
NMOS-Transistoren, 80 Poly-Widerstände
30.11.2001
Florian Golz, Sebastian Nitschke, Mounir Djouimaa, Zitouni Messai,
Rüdiger Arnold (Projektleiter), Fred Graichen
141
142
10 Lebenslauf
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
10 Lebenslauf
Name:
Rüdiger Arnold
Geburtstag:
26. Januar 1969
Geburtsort:
Berlin (Deutschland)
Vater:
Hans-Joachim Arnold (Richter)
Mutter:
Annelies Arnold (Lehrerin)
Geschwister:
zwei Brüder, zwei Schwestern
Grundschule:
Gustav-Dreyer-Grundschule in Berlin-Hermsdorf
August 1975 - Juli 1981
Gymnasium:
Georg-Herwegh-Oberschule in Berlin-Hermsdorf
August 1981 - July 1988 Abitur (sehr gut)
Leistungskurse: Physik, Mathematik
Universität:
ab 1988 Ingenieursstudium für Elektrotechnik an der Technischen Universität Berlin
Januar 1990 Vordiplom (sehr gut)
Dezember 1994 Diplom (sehr gut)
1996-1998 Studium der Medizin an der Medizinischen Hochschule in Hannover - Physikum (gut)
Stipendium:
Studienstiftung des Deutschen Volkes
Berufstätigkeit:
1. Tutor in Mathematik für Elektrotechnikher an der TU Berlin von April 1991 bis April 1992
2. Tutor in Regelungstechnik von Juni 1992 bis Oktober
1994
3. Design-Ingenieur bei der SICAN GmbH in Hannover von
November 1994 bis November 1997
4. Wissenschaftlicher Assistent am Institut für Mikroelektronik an der TU Berlin mit Promotionsabsicht in einem Fors c h u n g s p r o j e k t f ü r Te l e m e t r i s c h e E r f a s s u n g v o n
Bioimpedanz-Signalen seit Dezember 1997
Veröffentlichungen:
An folgenden Veröffentlichungen zum Thema der Dissertation aus dem Literaturverzeichnis hat der Author mitgewirkt :
[2-4] Diplomarbeit, ASIC
[3-1] Anmerkungen zur Dissertation
[3-33] Diplomarbeit, ASIC
[5-6] Workshop Biosignalverarbeitung, München
[5-7] IPEM Edinburgh
[5-9] IEEE Mixed-Signal Workshop, Dallas 2001,
Best Poster Award
[5-10] Diplomarbeit ASIC
[5-11] Diplomarbeit ASIC
Berlin, Dezember 2001
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
11 Danksagung
11 Danksagung
Die vorliegende Arbeit entstand in den Jahren 1998-2001 während meiner Tätigkeit als wissenschaftlicher Mitarbeiter am Institut für Mikroelektronik der Technischen Universität Berlin.
Die Entwicklung des Chips wurde unterstützt durch das Programm der Stadt Berlin „Informations- und Kommunikations-Technologie“ und war eingebettet in die
Kooperation verschiedener Institute und Firmen: TU Berlin Institut für Mikroelektronik; TU-Berlin Institut für Elektronik; Humboldt-Universität Labor für Biofluidmechanik; Fraunhofer-Institut für Reliabilität und Mikrointegration; Biotronik GmbH, Berlin.
Ziel war es, eine implantierbare Einheit zu entwickeln, mit der zum ersten Mal die
Messung vom elektrischen Gewebewiderstand in vivo möglich ist. Die Einheit
besitzt als eine Komponente den Chip.
Meinem Doktorvater Herrn Prof. Dr. rer. nat. Otto Manck danke ich für die wissenschaftliche Betreuung, die Diskussion beim Erarbeiten eine Gliederung, Unterstützung während der Durchführung der Arbeit und für die Antragstellung des
Drittmittelprojektes.
Herrn Prof. Dr.-Ing. Hans-Ulrich Post danke ich für sein Interesse an der Arbeit,
das Erstellen des Zweit-Gutachtens und für die Hinweise zum prinzipiellen Aufbau
einer Doktorarbeit.
Herrn Prof. Dr.Ing. Dieter Filbert danke ich für die Übernahme des Prüfungsvorsitzes.
Herrn Prof. Dr.-Ing. Heinrich Klar danke ich für die Hilfestellungen bei Literatursuche beim MOS-Schaltungsdesign.
Allen Kollegen, Mitarbeitern und Studenten des Instituts für Mikroelektronik danke
ich für ihre Hilfe und Diskussionen. Olaf Hänisch, Subjianto, Xiang Long Yin,
Andreas Wiener und Prof. Bouguechal von der Universität Batna in Algerien danke
ich für die Mitwirkung bei der Chip-Entwicklung. Uwe Voss, Werner Eschenberg und
Winfried Naumann danke ich dafür, die Infrastruktur an Rechnern, die Software und
den Tester am Laufen gehalten zu haben. Meinem langjährigen Studienfreund
Lukas Bauer danke ich für Tips und Tricks zur Erstellung der Promotion und freue
mich, daß er seine Promotion zwei Monate vor mir eingereicht hat. Hartmut Schäfer
vom Institut für Elektronik und Herrn Thomas Reichel von der Biotronik danke ich
für die erfreuliche Zusammenarbeit.
Julia von Hasselbach und Mickael Guihard danke ich für das Zuhören beim Probevortrag, Katharina Breitkreuz, meinem Bruder Ingmar und meinem Vater für
orthographische und stilistische Verbesserungen.
143
144
12 Abkürzungen
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
12 Abkürzungen
’.’
Punkt in Zahlen mit der englischen Bedeutung Komma, anstelle des deutschen
Kommas in Zahlen ’,’
α
Winkel von 0° bis 360° als Argument der Sinus-Funktion
αN
Winkelwert am Beginn des n.-ten Abschnitts einer Sinus-Funktion
β, β P , β N
Stromkennwert der MOS-Transistoren (Einheit A / V 2 ), für PMOS- und NMOS-Transistoren
ϕ 0 , ϕ 1 , ϕ 2 , ...
∆Ι
Phasenlagen der Oberwellen der Fourier-Reihe
∆V
∆V CFT
Spannungsdifferenz zwischen V P und V N
Spannungsdifferenz bei Taktdurchgriff (clock feed through)
∆V INJ
Spannungsdifferenz bei Ladungsinjektion
∆W sub
Unterschied zwischen effektiver und gezeichneter Weite eines Transistors
φ1, φ2
nichtüberlappende digitale Schaltsignale für z. B. Switched- Capacitor-Schaltungen, φ1 ist in der ersten Phase aktiv, φ2 in der zweiten Phase
1/λ
Kanallängenmodulationsfaktor beschreibt die Veränderung des Drain-Stromes in
Abhängigkeit von der Drain-Source-Spannung
π
3.14159265..., Kreiszahl
Stromdifferenz zwischen I P und I N
ρ
spezifischer Widerstand in Ωcm
σ ∆β/β
Standardabweichung der Stromverstärkung
σ ∆ID/ID
Standardabweichung des Drainstromes
σ ∆Iout/Iout
Standardabweichung des Ausgangsstrom eines Stromspiegels
σ ∆VTH
Standardabweichung der Schwellspannung
Σ∆
Sigma Delta z. B. bei Σ∆−Modulatoren
τ
Abklingzeitkonstante eines RC-Tiefpasses
ω
Kreisfrequenz 2π f
[A-12]
Referenz auf einen Chip im ASIC-Verzeichnis
a
Signal auf Seite A eines Schalter
a 0 , a 1 , a 2 , ..., a n
Cosinus-Koeffizienten der Fourier-Reihe
A
a) Fläche eines Rechtecks, b) Amplitude einer Sinusschwingung
A1, A2, ...
Fläche eines Rechtecks Nr. 1 und Nr. 2 (area)
A2D
Umsetzer von analogen Signalen nach digitalen bei Mixed-Signal-Simulationen
AA i
Anzahl der Einheitstransistoren, die im Eingangstransistor TAA für die i.-te Sektion
enthalten sind
AB i
Anzahl der Einheitstransistoren, die im Offset-Transistor TAB für die i.-te Sektion
enthalten sind
Abb.
Abbildung
abs
Funktion des absoluten Betrags
AC
Wechselanteil ein einem Signal (alternating current)
acos
Arcus-Cosinus-Funktion (Umkehrfunktion)
A/D-Umsetzer
Umsetzer von Analog nach Digital
ADC
Analog to Digital Converter
ADRDAT
Adress-Daten
A IIP3
fiktive Sinus-Eingangsamplitude an einer Schaltung, ab der beim Ausgangssignal
die dritte harmonische Oberwelle so groß ist, wie die Amplitude der Grundwelle. Ein
Maß für Nichtlinearität.
an_...
Steuerleitung vom Digitalteil in den Analogteil
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
12 Abkürzungen
ASIC
Application Specific Integrated Circuit
asin
Arcus-Sinus-Funktion (Umkehrfunktion)
b
Signal auf der Seite B eines Schalter
b 0 , b 1 , b 2 , ..., b n
B 1/4 , B 3/4
Sinus-Koeffizienten der Fourier-Reihe
Big-PMOS
Bezeichnung für ein Transmission-Gate, wo der PMOS-Transistor zum Zwecke der
Leitwertsanpassung an den NMOS-Transistor eine entsprechend größere Weite
besitzt.
Treiber (buffer) für die Grenzspannungen V 1/4 bzw. V 3/4
BSIM3v3
MOS-Transistor-Modell der Version 3.3 für Subtresholdbereiche
bzw.
beziehungsweise
c
Schaltsignal eines Schalter
C
Kapazität
c:
Bedingung (condition) beim Übergang von einem Zustand zum anderen in einer
Zustandsmaschine
c 0 , c 1 , c 2 , ..., c n
c1:, c2:, c3:, ...
Amplituden der Oberwellen der Fourier-Reihe
CB
Kapazität die als Batterie dient
Übergangsbedingungen mit Priorisierung (condition)
C COMP
Kompensationskapazität
Cd
Verarmungskapazität vom Kanal zum Bulk (depletion)
C DB
Drain Bulk Kapazität
CF
Rückkoppelkapazität (feedback capacitor)
C GB
Gate-Bulk-Kapazität (substrat)
C GD
Gate-Drain-Kapazität
C GDch
Gate-Drain-Kanalkapazität (channel)
C GDov
Gate-Drain-Überlappkapazität (overlap)
C GM
Gate-Memory Kapazität
C GS
Gate-Source-Kapazität
C GSch
Gate-Source-Kanalkapazität (channel)
C GSov
Gate-Source-Überlappkapazität (overlap)
CJ
flächenspezifische Sperrschichtkapazität (junction)
C JSW
umfangsspezifische Sperrschichtkapazität (side wall)
CML
Current Mode Logic, Logik mit MOS-Transistoren in denen die Stromaufnahme
keine Schaltspitzen aufweist
CN
Abtastkapazität auf negativer Seite
C Nenn
Nennwert einer Kapazität
comp
Vergleicher (comparator)
cos
Cosinus-Funktion
C OS1 , C OS2
C OX
Kapazitäten für Offset-Kompensation 1. und 2. Ordnung
C OV
weitenspezifische Überlappungskapazität von Gate mit Source oder Drain
CP
Abtastkapazität auf positiver Seite
C PN
pn-Sperrschichtkapazität
flächenspezifische Gate-Oxid-Kapazität zum Kanal
C PS
Poly-Substrat-Kapazität
clk
Taktsignal, Clock
CMOS-Logic
complementary metal-oxide semiconductor logic
CPU
Hauptrecheneinheit (central processing unit)
CS
eine geschaltete Kapazität
C SB
Source Bulk Kapazität
145
146
12 Abkürzungen
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
d0, d1, d2, d3, ...
digitale binäre gewichtete Schaltsignale
D2A
Umsetzer von digitalen Signalen nach analogen für Mixed-Signal-Simulationen
dB
Dezibel
dBc
dB unterhalb des Trägersignals (below carrier)
DC
Gleichanteil in einem Signal (direct current)
D/A-Umsetzer
Umsetzer von Digital nach Analog
DAC
Digital to Analog Converter
D-Flipflop
Data Flipflop
d. h.
das heißt
dP
Dotierungskonzentration der P Atome im Halbleiter
DRAM
Dynamic Random Access Memory
du
Dummy-Schalter
e
2.7182818284..., Basis der natürlichen Exponentialfunktion e x
E0, E1, E2, E3
Elektroden E0 bis E3
E CFT
Fehler bei Taktdurchgriff (error clock feed through))
E CFTHRin
Fehler bei Taktdurchgriff, wenn die Seite A eines Schalters über einen hochohmigen Widerstand R IN getrieben wird
ECL
Emitter Coupled Logik, Bipolar Logik-Schaltungen mit Bipolar Transistoren
E EQ
Spannungsfehler (error) beim Ladungsausgleich nach Schließen eines Schalters
E INJ
Fehler bei Ladungsinjektion (error)
EKV-Modell
Enz-Krummenacher-Vittoz Modell für MOS Transistoren
en_shcnt
Enable für Zähler (counter) in S&H-Stufe
ESCL
Advanced Source Coupled Logic
ESD
elektrostatische Entladung (electrostatic discharge)
evtl.
eventuell
f
a) Frequenz in Hz (frequency); b) f Funktion z. B. f(x)
f Λ (x,x0,x1,y0,y1)
Trapezimpulsfunktion durch die Punkte (x0,y0) und (x1,y1)
f Π (x, weite, mitte) Rechteckimpuls mit bestimmter Weite um einen Mittenwert
f 3dB
Frequenz, bei der die Verstärkung einer Stufe Signal um 3 dB gesunken ist
ff.
folgende
FFT
Fast Fourier Transformation
finish_shcnt
Zähler der S&H-Stufe ist fertig
f L (t)
Funktion zur stückweise linearen Annäherung an eine Cosinus-Funktion
f R (t)
Funktion zur rechteckförmigen oder stufenförmigen Annäherung an eine CosinusFunktion
fS
switching frequency
FSCL
Folded-Source-Coupled Logik
g 0 , g 1 , g 2 , ..., g n
ggf.
Koeffizienten der Taylor-Reihe der Funktion V SRC =f(∆V)
gegebenenfalls
Gl.
Gleichung
gm
Durchgangsleitwert einer Schaltung (transconductance)
gm 0 , gm 1 , ...gm n
gmC-Filter
Koeffizienten der Taylor-Reihe der Funktion I P =f(∆V)
zeitkontinuierliches Filter aufgebaut aus trimmbaren Durchgangsleitwerten gm
(transconductance) und Kapazitäten C
gm OP
sehr hohe Transconductance zusammengesetzt aus der Verstärkung eines Operationsverstärker mit der Transconductance gm eines nachfolgend angeschlossenen
Transistors
G ON
Leitwert eines Schalter, wenn er geschlossen ist
GSM
Global System for Mobile Communications
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
g sw
Leitwert eines Schalt-Transistors
i
ganzzahlige Zählvariable z. B. für Summen Σ
12 Abkürzungen
IC
Steuerstrom (control) zur Erzeugung der Grenzspannungen V P_lim und V N_lim
IC
Integrated Circuit
I charge,M
digital steuerbare Ladestrom für die Master-Kapazität
I charge,S
digital steuerbare Ladestrom für die Slave-Kapazität
ID
Drain Strom
I discharge,M
digital steuerbare Entladestrom für die Master-Kapazität
I discharge,S
digital steuerbare Entladestrom für die Slave-Kapazität
idle_sh
Signal was anzeigt, das die Zustandsmaschine der S&H-Stufe in Ruhe ist
II
Gesamtstrom einer Differenzeingangsstufe
IIP3
Maß für Nichtlinearität (input interception point third order)
IN
Strom im negativen Zweig einer Differenzstufe
I N_lim
Grenze (limit) für Strom I N einer Differenzstufe damit eine bestimmte Nichtlinearität
dieser Stufe nicht überschritten wird.
I NN
Stromspiegelstrom (mirror) zur Erzeugung der Grenzspannungen V N_lim
IP
Strom im positiven Zweig einer Differenzstufe
I P_lim
Grenze (limit) für Strom I P einer Differenzstufe damit eine bestimmte Nichtlinearität
dieser Stufe nicht überschritten wird.
I PP
I REF
Stromspiegelstrom (mirror) zur Erzeugung der Grenzspannungen V P_lim
Reference Current
I OUT
Output Current
j
imaginäre Einheit j 2 =-1
k
a) Boltzmann-Konstante 1.38066 ⋅10 -23 J/K; b) Kopplungsfaktor zwischen benachbarten Spulen
Kap.
Kapitel
KP
KV Diagramm
halber Stromkennwert β P für PMOS-Transistoren
Karnaugh-Veitch-Diagramm zum Auslesen von Logikgleichungen
l
ganzzahlige Zählvariable
L
a) Länge eines MOS-Transistors (length); b) Induktivität
LED
Leuchtdiode (light emitting diode)
LF-Receiver
Low Frequency Receiver
L layout
gezeichnete Länge eines Transistors im Layout
LSB
Least Significant Bit
LU
Länge des Einheitstransistor (unit)
L Uswi
Länge des Einheitsschalttransistors (unit switch length)
LVS
Vergleich zwischen Schaltung und Layout auf gleiche Verbindung (layout versus
schematic)
m
Stromspiegelfaktor für um ganzzahlige Stromverhältnisse zu erzeugen
M
a) Kopplungsinduktivität (zwischen Bonddrähten); b) Aussteuerkonstante, die die
Aussteuerung einer gm-Differenzstufe beschreibt und damit die Nichtlinearität dieser Stufe festlegt. Je größer M desto kleiner die Aussteuerung.
MA
Anzahl der Sektionen in der allgemeinen Kennlinie des digital kontrollierten Stromspiegels
ma i
Verstärkungszuwachs von Sektion zu Sektion in der allgemeinen Kennlinie des digital kontrollierten Stromspiegels
M(i,N)
Steigung des i.-ten Teilstücks einer stückweise linearen Funktion bestehend aus N
Teilstücken
MOS
Metal Oxid Semiconductor
147
148
12 Abkürzungen
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
m_res
signal to start the measurement of a resistor
m_gnd
signal to start the measurement the offset with input signals connected to ground
Mio.
Million
MSB
Most Significant Bit
MUX
Multiplexer
n
a) Substrat-Effekt-Faktor zwischen 1.3 und 1.7; b) Zählvariable für Nummer der
Oberwellen
N
natürliche Zahl einschließlich null (0, 1, 2, 3, 4, 5,...)
na i
y-Achsen-Abschnitt am Beginn jeder Sektion der allgemeinen Kennlinie des digital
kontrollierten Stromspiegels
nc
Nicht-Schaltsignal eines Schalter
nN
Stromspiegelfaktor um negativen Strom des erlaubten Linearitätsbereich einer gmStufe festzulegen
NMOS
n-Channel MOS-Transistor
n_out
nächster Ausgangsvektor nach der steigenden Taktflanke einer Zustandsmaschine
mit synchronen Ausgängen (next output)
nra
not reset asynchron
nP
Stromspiegelfaktor um positiven Strom des erlaubten Linearitätsbereich einer gmStufe festzulegen
n_state
nächster Zustand nach steigende Taktflanke (next state)
nswi
Not Switch Control Signal
OTA
Operational Transconductance Amplifier
OVR
Überabtastrate (oversampling rate)
P, P 1 , P 2 , ...
Umfang eines Rechtecks (perimeter)
PCB
Platine (printed circuit board)
pd
Signal zum Ausschalten des Stromverbrauchs (power down)
PMOS
p-Channel MOS-Transistor
Poly
Polykristallines Silizium, welches als Gate Anschluss verwendet wird
p_state
momentaner Zustand einer Zustandsmaschine (present state)
PSRR
power supply rejection ratio, Versorgungsspannungsunterdrückung
PWL
stückweise linear (piecewise linear)
ocp10 ... ocp23
Zustände der S&H-Stufe in denen eine Offset-Kompensation durchgeführt wird
os1 ... os4
Schalter für Offset Kompensation
OP
Operational Amplifier
Q INV
Inversion Ladungsträger im Kanal eines MOS-Transistors
r
Verhältnis Flächen oder Umfänge (ratio)
R
Widerstand (resistor)
R2R
spezielles Widerstandsnetzwerk
RF
Rückkoppelwiderstand (feedback resistor)
RF-Transmitter
Radio Frequency
ri
Kleinsignal Innenwiderstand eines Stromspiegels
R IN
Innenwiderstand einer Spannungsquelle
RN
Widerstand auf negativer Seite
n
R I
Restfehler der Taylor-Reihenentwicklung der Funktion I P =f(∆V) mit Abbruch der
Reihe nach dem n.-ten Glied
R nV
Restfehler der Taylor-Reihenentwicklung der Funktion V SRC =f(∆V) mit Abbruch der
Reihe nach dem n.-ten Glied
R Ntune
steuerbarer Widerstand auf negativer Seite
R ON
Widerstand eines Schalter wenn er geschlossen ist
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
RP
Widerstand auf positiver Seite
R Ptune
steuerbarer Widerstand auf positiver Seite
R REF
Referenzwiderstand
RS
Resistor to be replaced with a switched capacitor
RS-Flipflop
Flipflop mit Reset- und Set-Eingang
rs_shcnt
synchroner Reset für Zähler (Counter) in S&H-Stufe
RTL
Register Transfer Level
RXDAT
Datensignal vom Empfänger (receiver data)
12 Abkürzungen
RXENB
Signal zum Einschalten des externen Empfängers (receiver enable)
S.
Seite
s0, s1, s2, ...
a) digitale Steuerleitungen zum Kontrollieren von Schaltern, b) digitale Steuerleitungen zur Einstellung der Stromverstärkung im exponentiellen Stromspiegel
S&H
Sample and Hold
sample_vbg
Schalter um die Bandgap-Spannung abzutasten
sample_vdd
Schalter um die Versorgungsspannung abzutasten
sbatt0 ... sbatt9
Zustände (states) in denen die Batteriespannung abgetastet wird
SC
Switched Capacitor
s CM
Schalter zum Laden (charge) der Master-Kapazität C master
s CS
Schalter zum Laden (charge) der Slave-Kapazität C slave
Schalter zum Entladen (discharge) der Master-Kapazität C master
s DM
s DS
sgnd
Schalter zum Entladen (discharge) der Slave-Kapazität C slave
Zustand in der Kontrollschaltung der S&H-Hold Stufe, indem der Eingangs auf Analog Masse (Ground) gelegt wird)
SI
Switched Current
sin
Sinus-Funktion
s M8 ,s M64
Schalter um die Master-Kapazität C master auf den 8-fachen bzw. 64-fachen Wert zu
erhöhen
sn
Schaltsignal für den negativen Trimm-Strom in Abb. 2.2
sp
Schaltsignal für den positiven Trimm-Strom in Abb. 2.2
s PCM
Schalter um das Potential an der Ladestromquelle I charge,M auf den Wert V 1/4 zu
bringen und dort zu „parken“.
s PCS
Schalter um das Potential an der Ladestromquelle I charge,S auf den Wert V 1/4 zu
bringen und dort zu „parken“.
s PDM
Schalter um das Potential an der Entladestromquelle I discharge,M auf den Wert V 3/4
zu bringen und dort zu „parken“.
s PDS
Schalter um das Potential an der Entladestromquelle I discharge,S auf den Wert V 3/4
zu bringen und dort zu „parken“.
SOI
Silicon on Isolator
sres0 ... sres6
Zustände (states) in denen die Eingangsspannung der S&H-Stufe abgetastet wird.
Diese steht für den gemessenen Widerstand
ssig1 ... ssig9
Zustände (states) in denen interne Signalverarbeitung in der S&H-Stufe stattfindet
s S8 ,s S64
Schalter um die Slave-Kapazität C slave auf den 8-fachen bzw. 64-fachen Wert zu
erhöhen
start_sh
Kontrollsignal zum Starten der S&H Zustandsmaschine
swi
Switch Control Signal (Abb. 2.1)
swoff
Signal zum Ausschalten
swon
Signal zum Einschalten
swrise
Signal zum Einschalten der steigenden Flanke
swfall
Signal zum Ausschalten der fallenden Flanke
149
150
12 Abkürzungen
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
t
Zeit in Sekunden
T
a) Temperatur; b) Periodendauer eines periodischen Signals (time)
T 0 , T 1 , T 2 , T 3 , ...
durchnumerierte Transistoren
TA
a) Schalttransistor der zum A-Eingang eines Schalters liegt, b)
TAA
Eingangstransistor des allgemeinen stückweise linearen digital kontrollierten
Stromspiegels
TAB
Offset-Transistor des allgemeinen stückweise linearen digital kontrollierten Stromspiegels
Tab.
Tabelle
TB
Schalttransistor der zum B-Eingang eines Schalters liegt
TC
Transistor zum Regeln (control) der Grenzspannungen V 1/4 und V 3/4 (Abb. 5.15)
TCMOS
Tank CMOS, Schaltungen mit geregelter Versorgung für Digitalteil um Leistungsaufnahme zu minimieren
T CNA , T CPA
NMOS- und PMOS-Lasttransistor auf der A Seite eines Schalters (charge)
T CNB , T CPB
Tcomp0 ,Tcomp1, ...
NMOS- und PMOS-Lasttransistor auf der A Seite eines Schalters (charge)
durchnumerierte Transistoren zur Kompensation der Ladungsträger nach Ladungsinjektion beim Schalten eines Schalters
t del
Verzögerungszeit (delay)
tf
falling time
TGATE
transmission gate, consist of a NMOS and a PMOS transistor
THD
Nichtlinearität (total harmonic distortion)
TI
Stromquellentransistor zum Speisen einer Differenzeingangstufe
t inv_rf_min
Inverter-Kennwert: minimale Umladezeit Zeit am Ende einer langen Kette aus Minimalinvertern
TM
Einheits-Stromspiegel-Transistor des Spannungsstromwandlers, um matchende
Strom-Levelshifter zu bauen.
T Mn , T Mp
Stromspiegel-Transistoren als aktive Last im negativen und positiven Signalzweig
in einer Differenzstufe
T MS
Einheits-Stromspiegel-Transistor aus PMOS-Transistoren um Stromsubtrahenden
auszubauen (Abb. 5.15)
tN
Einschwingzeit, die bei einem Abtastglied abzuwarten ist, damit eine N-Bit AnalogDigital-Wandlung ausreichend genau ist
Tn
der n.-te Ausgangstransistor in der Stromspiegel-Sektion für den n.-ten Abschnitt
der stückweise lineare Funktion
tr
rising time
Tref
Referenztransistor im Stromspiegel mit Source-Schalter (Abb. 5.8)
T SN
NMOS Schalttransistor
T SP
PMOS-Schalttransistor
Tswi
Schalttransistor im Stromspiegel mit Source-Schalter
Tswi0 , Tswi1 , ...
durchnumerierter Schalttransistor im Stromspiegel mit Source-Schalter für die stufenförmige Sinus-Funktion
Tswin
der n.-te Transistors der Schalter-Sektion (Abb. 5.8)
t sw_rf_min
Schalter-Kennzeit: minimale Zeit in der die Gates eines Schalters mit Dummytransistoren von einem Minimalinverter umgeladen werden können
TU
Einheitstransistor (unit transistor)
T UP
Transistor mit größerer Weite als der des Einheitstransistor (plus)
T Uswi
Einheitsschalttransistor (unit switch transistor)
T VN T VP
TX
negativer und positiver Eingangstransistor einer Differenzstufe
Ausgangstransistor des allgemeinen stückweise linearen digital kontrollierten
Stromspiegels
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
12 Abkürzungen
TXDAT
Datensignal zum Sender (transmitter data)
TXENB
Signal zum Einschalten des externen Senders (transmitter enable)
u. a.
unter anderem
usw.
und so weiter
UT
Thermospannung, mit dem Zeichen U zur deutlichen Unterscheidung der Schwellspannung V TH
u. U.
unter Umständen
V
a) Spannung (voltage), anstelle des deutschen Zeichens U für Spannung; b) die
Einheit Volt
V 1/4 ,V 3/4
Grenzspannungen am Differenzeingang einer gm-Stufe, bei der der Strom in einem
Zweig auf 1/4 des Gesamtstroms gefallen bzw. im anderen Zweig auf 3/4 des
Gesamtstroms gestiegen ist.
VA
Spannung auf der Seite A eines Schalters
VB
Spannung auf der Seite B eines Schalters
V BG
Bandgap Spannung
V BIASI
Spannung zum Beeinflussen (bias) des Gesamtstroms einer Differenzeingangsstufe
V CB
Spannung über die Batterie-Kapazität C B
V CM
V CM_ref
Gleichtaktspannung von zwei differentiellen Signalen V N und V P (common mode)
Gleichtaktreferenzspannung
VD
Drain Spannung
V DA , V DB
differentielle Spannung auf Seite A bzw. Seite B eines differentiellen Schalters
VDD
positive Versorgungsspannung (voltage drain drain)
VDDA
positve Versorgungsspannung für Analogteil
VDDD
positve Versorgungsspannung für Digitalteil
V EQ
Gleichgewichtsspannung, equilibrium
V fall
Bias Spannung für abfallenden Strom
VG
Gate Spannung
V GNDA
Analoge Ground Referenz Spannung
vgl.
vergleiche
V in , V IN
V inn
Eingangsspannung
V inp
differentielle positive Eingangsspannung
vivo
in vivo, im Lebendem im Gegensatz zu in vitro im Reagenzglas
VJ
pn-Übergangsspannung (Junction)
differentielle negative Eingangsspannung
VHDL
VHSIC Hardware Description Language
VHDL-AMS
VHDL für Analog Mixed Signal
VHSIC
Very High Scale Integrated Circuit
V master
Spannung mit dreiecksförmigem Verlauf, die das Timing des Dreiecksgenerators
vorgibt
V MW1 , V MW2
erster und zweiter Spannungsmittelwert in der multifunktionalen Sample&HoldStufe
V NA , V NB
differentielle negative Spannung auf Seite A bzw. Seite B eines differentiellen
Schalters
V N_lim
Grenze (limit) für Strom V N am Eingang einer Differenzstufe damit eine bestimmte
Nichtlinearität dieser Stufe nicht überschritten wird.
Von
Bias Spannung bei eingeschaltetem Transistor
Vout
Ausgangsspannung
V OUTN
differentielle positive Ausgangsspannung
V OUTP
differentielle positive Ausgangsspannung
151
152
12 Abkürzungen
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
VP
a) differentielle positive Spannung, b) Abschnürspannung (Pinch Off)
V p,diff
voltage peak differentiel, Spannungseinheit für differentielle Signale ([3-1] Kap. D)
V P_lim
Grenze (limit) für Spannung V P am Eingang einer Differenzstufe damit eine
bestimmte Nichtlinearität der Stufe nicht überschritten wird.
Vrise
Bias Spannung für ansteigenden Strom
VS
Source Spannung
V slave
Spannung mit dreiecksförmigem Verlauf, die sich im Timing nach der Spannung
V master richtet
V SRC
Spannung am gemeinsamen Source einer Differenzeingangsstufe
V SRC_err
V SRC_ref
angenommener Regelfehler bei der Source-Spannung V SRC
Referenzspannung für die zu regelnde Source-Spannung V SRC
VSS
negative Versorgungsspannung (voltage source source)
VSSA
positve Versorgungsspannung für Analogteil
VSSD
positve Versorgungsspannung für Digitalteil
VSS
Negative Versorgungsspannung für CMOS-Schaltungen
V TH , V TH0
Schwellspannung (Threshold) und Nenn-Schwellspannung, nicht zu verwechseln
mit der Thermospannung U T
W
Weite eines MOS-Transistors (width)
W eff
effektive physikalische Weite eines MOS-Transistors
W layout
gezeichnete Weite eines Transistors im Layout
Wn
Weite des n.-ten Transistors
W N, W P
Weite eines NMOS- bzw. PMOS-Transistors
WT
Gesamtweite von N Transistoren (total width))
W TR
Weite eines Stromspiegeltransistors im Referenzzweig
W TO
Weite eines Stromspiegeltransistors im Ausgangszweig (output)
WU
Weite eines Einheitstransistors (unit width)
W UM
Weite, die etwas kleiner (minus) ist als die Weite des Einheitstransistors W U
Weite, die etwas größer (plus) ist als die Weite des Einheitstransistors W P
W UP
W UP/M
x, x 1 , x 2, ...
Kurzfassung von „W UP bzw. W UM “
Seitenlänge eines Rechtecks in X-Richtung
Xl
Anzahl der Einheitstransistoren die im Ausgangstransistor T X des stückweise linearen digital kontrollierten Stromspiegels
y, y 1 , y 2 , ...
Seitenlänge eines Rechtecks in y-Richtung
z. B.
zum Beispiel
Technische Universität Berlin
Institut für Mikroelektronik
Digital Kontrollierte Analoge Schaltungen
13 Anmerkungen zur Dissertation
13 Anmerkungen zur Dissertation
Es gibt Anmerkungen zur Dissertation, die bestimmte Aspekte der Digital Kontrollierten Analogen Schaltungen im Detail behandeln. Im Internet sind sie zu finden
unter http://mikro.ee.tu-berlin.de/.
Folgende Inhalte werden behandelt:
A) Entwurfsprinzipien digitaler Steuerwerke für Analogschaltungen
B) MOS-Transistor-Modell und differentielle Signalpegel
C) Vermeidung der Störeinflüsse des Digitalteils im Analogteil
D) THD für stückweise lineare und stufige Sinus-Funktion
E) Matching-Allgemein
F) Stromspannnungswandler
G) Stromspiegel mit allgemeinem Funktionsverlauf
H) Spice-Parameter 0.8 µm CMOS
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