mikroprozessor schaltkreise
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VL 0433 L608 Integrierte digitale Schaltungen H.Klar Foliensatz 5: Inverter 21.01.2014 1 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4 Grundschaltungen Nachdem in den vorhergehenden Kapiteln die technologischen und physikalischen Grundlagen gelegt wurden, werden nun in den folgenden Abschnitten die wichtigsten Grundschaltungen erläutert, aus denen integrierte MOS-Bausteine aufgebaut werden. Zunächst wird ein idealisiertes Logikelement behandelt. Dann werden die Einflüsse von Störungen auf digitale Schaltungen untersucht. Da vom Inverter, das heißt einer Schaltung, deren Ausgangs- und Eingangsspannung entgegengesetzte (inverse) Verläufe haben, die elektrische Eigenschaften aller anderen Grundschaltungen abgeleitet werden können, wird die Behandlung der verschiedenen Invertertypen einen Schwerpunkt bilden. Einen zusätzlichen Schwerpunkt bilden die Ableitungen der Verlustleistung und schaltungstechnische Maßnahmen, mittels denen die Verlustleistung gemindert werden kann. Weiter werden Treiberschaltungen, einschließlich der Eingangs- und Ausgangsschutzschaltungen, und analoge Grundschaltungen besprochen. Es werden auch die Grundschlatungen, mit denen man Informationen speichern kann, behandelt. Die verschiedenen Logikfamilien der CMOS-Technologie werden eingehend erläutert. 21.01.2014 2 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.1 Idealisiertes Logikelement Digitale Schaltungen beruhen auf folgenden Voraussetzungen: • Die einzelne Schaltung muß eine logische Funktion erfüllen, d. h. das binäre Ausgangssignal ist eine eindeutig bestimmbare Boolsche Funktion der binären Eingangssignale. Es wird ein eindeutiger Zusammenhang zwischen Ursache und Wirkung benötigt. Mehrwertige Logiken haben sich bis heute nicht durchgesetzt. • Der zur Verfügung stehende Signalhub (z. B. 0 V bis 1,2 V für heutige CMOS-Schaltungen) muß quantifiziert werden. Es müssen Pegelbereiche definiert werden, die die binären Signale repräsentieren. Der Amplitudenbereich (Unsicherheitsbereich), dem kein logischer Wert eindeutig zugeschrieben werden kann, sollte möglichst klein sein (Abb. 4.1.1) . 21.01.2014 3 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.1.1. Amplitudencharakteristik und Übertragungsfunktionen von digitalen Schaltungen a) Amplitudenbereiche für 0 und 1, b) Regeneration von gestörten Signalen, 21.01.2014 4 VL 0433 L608 Integrierte digitale Schaltungen H.Klar • Durchläuft ein gestörtes Signal eine logische Schaltung, müssen die logischen Pegel regeneriert werden. Das heißt, die Pegelbereiche für die logischen Signale sollen am Ausgang eines Gatters kleiner als an den Eingängen sein (Abb. 4.1.1b). Aus dieser Forderung folgen nichtlineare Übertragungsfunktionen gemäß Abb. 4.1.1c. Anhand der Übertragungskennlinie legt man die zulässigen Amplitudenbereiche für die beiden logischen Werte fest. Der Unsicherheitsbereich wird mit dem Übergangsbereich der Übertragungscharakteristik gleichgesetzt. In diesem Bereich ist der Betrag der Spannungsverstärkung größer als 1. An den Punkten, an denen der Betrag der Spannungsverstärkung 1 ist, werden die Eingangspegel UIL und UIH definiert. Damit liegt der zulässige Amplitudenbereich für eine logische Eins zwischen UIH und dem maximalen Pegel (z. B. Versorgungsspannung UDD). Entsprechend gilt für eine logische Null der Bereich zwischen minimalem Signalpegel (z. B. 0 V) und UIL. Die Ausgangspegel für UIL und UIH werden mit U0H und U0L bezeichnet. 21.01.2014 5 VL 0433 L608 Integrierte digitale Schaltungen UOH H.Klar v=-1 Ua v=-1 UOL 0 UIL UIH UDD Uin Abb. 4.1.1. Amplitudencharakteristik und Übertragungsfunktionen von digitalen Schaltungen c) Übertragungsfunktion digitaler Schaltungen 21.01.2014 6 VL 0433 L608 Integrierte digitale Schaltungen H.Klar • Der Ausgang einer Schaltung muß die Fähigkeit aufweisen, mehr als einen Eingang einer ähnlichen Schaltung logisch verändern zu können. Der Ausgangswiderstand eines Gatters sollte sehr klein sein. In diesem Zusammenhang spricht man von Treiberfähigkeit. Die Anzahl derEingänge, die von einem Gatter getrieben werden können, bezeichnet man als “fan out“. DieZahl der unabhängigen Eingänge eines Gatters wird mit „fan in“ bezeichnet. 4.2 Störungen und Störabstände Mit Störungen (noise, distortion) bezeichnet man in logischen Schaltungen die unerwünschten Schwankungen von Signalpegeln an logischen Knotenpunkten. Ist die Amplitude der Störung zu groß, so treten logische Fehler auf. Ist jedoch die Störgröße am Eingang eines logischen Gatters kleiner als der so genannte Störabstand (noise margin), so wird das Störsignal aufgrund der nichtlinearen Übertragungsfunktion am Ausgang nur stark gedämpft erscheinen. Daher klingen in digitalen Schaltungen Störungen oder Rauschen beim Durchlaufen der Schaltelemente ab, während das Nutzsignal mit voller Amplitude übertragen wird. Dagegen wird das Rauschen in analogen Schaltungen von Stufe zu Stufe akkumuliert. 21.01.2014 7 VL 0433 L608 Integrierte digitale Schaltungen H.Klar In logischen Schaltkreisen treten vier verschiedene Arten von Störungen auf [32] (Abb. 4.2.1): • Serien-Spannungsrauschen in Verbindungsleitungen zwischen den Gattern (ΔUSerie) • Parallel-Stromrauschen an Gatterein- und -ausgängen (ΔIpar) • Spannungsrauschen in den Versorgungsleitungen (ΔUDD) • Spannungsrauschen in den Erdleitungen (ΔUSS) Verursacht werden diese Störungen z. B. durch induktive oder kapazitive Kopplungen, durch Spannungsabfälle aufgrund von Serienwiderständen oder Ausgangsbelastungen und Einstrahlung von externen Quellen. Alle vier Störquellen können gleichzeitig und mit beliebigen Vorzeichen und Amplituden auftreten. 21.01.2014 8 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.2.1. Störquellen in digitalen Schaltungen 21.01.2014 9 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Deshalb ist die Berechnung des ungünstigsten Falles eine schwer zu lösende Aufgabe. Es ist einfacher, die verschiedenen Rauschquellen getrennt zu betrachten. Im nächsten Schritt wird untersucht, wie groß die Störungen im Falle des Serien-Spannungsrauschens sein dürfen, ohne daß logische Fehler verursacht werden. Eine einfach zu analysierende aber unrealistische Konstellation erhält man, wenn man annimmt, daß die Störung nur einmalig am Eingang eines einzigen Gatters, das sich in einer Kette von mehreren Gatter befindet, angreift. Wie Abb. 4.2.2 zeigt, werden die Signale regeneriert, solange das Eingangssignal, das sich aus dem Nutzsignal und dem Störsignal zusammensetzt, die logische Schaltschwelle UM für eine logische Null nicht überschreitet (Uin < UM) beziehungsweise für eine logische Eins nicht unterschreitet (Uin > UM). Der Wendepunkt der Übertragungscharakteristik wird als Schaltschwelle bezeichnet. Üblicherweise legt man die Schaltschwelle UM in die Mitte des zu Verfügung stehenden Signalhubs. 21.01.2014 10 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.2.2. Regeneration des Signals, wenn nur eine Störung in einer Kette von Gattern auftritt. UM logische Schaltschwelle 21.01.2014 11 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Realistischer wird die Untersuchung, wenn man zuläßt, daß die Störsignale, wie Abb. 4.2.3 zeigt, an jedem Gatter in einer Kette von Gattern angreifen können. Ein quasistationärer Zustand liegt vor, wenn die Schaltzeit der Gatter klein ist gegenüber der Zeit, während der die Störungen auftreten. Die logischen Pegel sind in Abb. 4.2.3 mit L und H bezeichnet. Die Vorzeichen der Störspannungen ΔU1 und ΔU2 sind entsprechend dem ungünstigsten Fall angenommen. Für diesen Fall hat sich die Definition der Störabstände mittels der Punkte der Übertragungskennlinie, an denen die Verstärkung einen Wert von -1 aufweist, als sehr nützlich erwiesen. Es wurden bereits vier ausgezeichnete Punkte, nämlich UIH, UIL, UOH und UOL, der Übertragungskennlinie definiert (Abb. 4.1.1c). Dem Abb. 4.1.1b ist zu entnehmen, daß am Ausgang eines Gatters der minimale Pegel für eine logische Eins UOH entspricht. Ein direkt nachfolgendes Gatter erkennt eine logische Eins noch korrekt, wenn der Eingangspegel größer oder gleich UIH ist. Daraus folgt für das maximal zulässige Störsignal und damit für den Störabstand NMH (noise margin): 21.01.2014 12 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.2.3. Einkopplung von Störungen in eine Kette von Invertern 21.01.2014 13 VL 0433 L608 U Serie Integrierte digitale Schaltungen NM H U OH U IH H.Klar (4.2.1a) Entsprechend gilt für eine logische Null: NM L U IL U OL Im Bild 4.2.4 ist diese Definition des Störabstands anschaulich dargestellt. Im allgemeinen sind die Störabstände NML und NMH unterschiedlich. Dies ist die übliche Definition, die sich in der Praxis bewährt hat. Bei der endgültigen Bestimmung, ob Ein- oder Ausgangssignale in den definierten Spannungsbereichen liegen, ist zu bedenken, daß die Störabstände auch durch Herstellungstoleranzen und durch Temperatureffekte beeinflußt werden. 21.01.2014 14 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.2.4. Definition der Störabstände NML und NMH 21.01.2014 15 VL 0433 L608 Integrierte digitale Schaltungen H.Klar In [32, 33] werden die Störabstände genauer definiert. Man geht zunächst wieder von einer unendlichlangen Kette von Gattern aus, an deren Eingängen wiederum SerienSpannungsrauschen angreift (siehe Abb. 4.2.3). Der Störabstand wird nun als der Wert für ΔU = /ΔU1 /= /ΔU2/ definiert bei dem der letzte Inverter gerade noch den richtigen logischen Wert anzeigt. Für die graphische Bestimmung des Störabstands ist es einfacher, anstatt der Kette, zwei mitgekoppelte Stufen zu betrachten (Abb. 4.2.5). Die beiden mitgekoppelten Gatter bilden ein Flip-Flop, das zwei stabile Punkte und einen instabilen Punkt aufweist (siehe Kapitel 4.8.6). In Abb. 4.2.6a sind die Übertragungsfunktionen des störungsfreien Falls für zwei CMOSInverter schematisch eingezeichnet (Schmetterlingskurve). Dieses Bild ergibt sich aus der Tatsache, daß die Ausgangsspannung des einen Inverters die Eingangsspannung des Anderen ist. Die Punkte A und C bezeichnen die beiden stabilen Punkte des Flip-Flops, während der instabile Punkte mit B bezeichnet wird. Der Störabstand entspricht nun dem Störsignal ΔU, das aufgewendet werden muß, damit das Flip-Flop nur noch einen stabilen Punkt aufweist. 21.01.2014 16 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.2.5. Rückgekoppelte Inverter mit Serienstörquellen 21.01.2014 17 Integrierte digitale Schaltungen VL 0433 L608 UDD UDD UDD UDD UL UL H.Klar 1 UL UL 2 1 2 UDD UR UR UDD UDD UR UR UDD UDD C UDD C 1 UL UL B 2 1 B 2 UC A UR UR UDD A UDD UC Bild 4.2.6a Ableitung der „Schmetterlingskurve“ für ein ungestörtes Flip-Flop. 21.01.2014 18 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Berücksichtigt man die Störspannung ΔU, so muß die Übertragungsfunktion des ersten Inverters UL/UR parallel nach links oder nach rechts verschoben werden, da die neue Eingangsspannung die Summe aus der Störspannung und der ungestörten Eingangsspannung ist. Entsprechendes gilt für die Übertragungsfunktion des zweiten Inverters. Das Ergebnis zeigt Abb. 4.2.6b. Solange die Kennlinien drei Schnittpunkte aufweisen, wirken sich die Störungen nicht aus. Vergrößert man die Störspannungen weiter, wird einmal der Zustand erreicht, in dem die beiden Kurven nur noch zwei gemeinsame Punkte haben (C und B fallen zusammen). Dieser Zustand ist für Uc=Un gegeben. Nun ändert das Flip-Flop den Zustand, und die Grenze der Störsicherheit ist erreicht. Schreibt man in die Augenöffnungen von Abb. 4.2.6a Quadrate ein, so stellen deren Diagonalen oder deren Seitenlängen Uc ein Maß die Störabstände dar (SVNM, Static Voltage Noise Margin) dar. 21.01.2014 19 VL 0433 L608 Integrierte digitale Schaltungen H.Klar UDD 1 UL -Un 2 +Un UR UDD Abb. 4.2.6b. Definition des statischen Störabstands mittels eines Flip-Flops (Schmetterlingskurve). - durchgezogene Linien: ohne Störungen - gestrichelte Linien: mit Störungen 21.01.2014 20 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Die Störabstände für den quasistationären Fall bestimmen die maximal zulässigen Gleichspannungsstöramplituden. Diese Störungen können unendlich lange vorliegen, ohne daß die Flip-Flops die falschen Zustände annehmen. Wenn die Störungen kurzzeitig auftreten, können die Störamplituden aufgrund der internen RC-Zeitkonstanten größer sein. Es ist sehr schwierig, für dynamische Störungen analytische Berechnungen durchzuführen. Ausgehend von der Flip-Flop-Methode, sind Messungen oder Rechnersimulationen besser geeignet. Bisher wurde erläutert, welche Anforderungen an ein Logikelement gestellt werden müssen. Weiter wurde gezeigt, warum digitale Schaltungen unempfindlich gegen kleine Störsignale sind. In den nächsten Kapiteln wird beschrieben, wie die Grundschaltungen in der MOS-Technologie realisiert werden können. Zunächst werden dazu die wichtigsten Begriffe und Prinzipien anhand von MOS-Inverterschaltungen behandelt. 21.01.2014 21 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.3 MOS-Inverter 4.3.1 Einleitung Der Inverter ist eine wichtige Grundschaltung der digitalen Schaltungstechnik. Neben der Signalinvertierung dienen Inverter auch zur Pegelregeneration und zum Treiben von großen Lastkapazitäten. Wie in Abb. 4.3.1a gezeigt wird, besteht die einfachste Struktur aus einem Schalter und aus einem Lastwiderstand. Man spricht von einem Inverter mit passiver Last. Ist der Schalter geöffnet, hat die Ausgangsspannung den Wert der Versorgungsspannung UDD. Bei geschlossenem Schalter, das heißt der Schalter leitet, liegt der Ausgang an Masse, wenn der Widerstand des Schalters vernachlässigt wird. Die Schaltsymbole des Inverters sind in Abb. 4.3.1b dargestellt. In der veralteten NMOS-Technologie wurde ein n-Kanal-Transistor (UTn > 0) als Schalter eingesetzt. Der Lastwiderstand wurde, wie zum Beispiel in hoch 21.01.2014 22 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.3.1. Inverter. a) Schaltbild, b) Schaltsymbole 21.01.2014 23 VL 0433 L608 Integrierte digitale Schaltungen H.Klar komplexen statischen Speichern, mittels eines niedrig dotierten polykristallinen Siliziums dargestellt. Meistens setzte man jedoch einen n-Kanal-Transistor vom Verarmungstyp (UTn< 0), der als aktives Lastelement bezeichnet wird, ein (Abb. 4.3.3). In der CMOS-Technologie wird manchmal diese Schaltungstechnik beibehalten. An Stelle des Transistors vom Verarmungstyp wird ein p-Kanal-Transistor verwendet, dessen Gate ständig mit Masse verbunden ist (Abb. 4.3.4). Beide Invertertypen - Inverter mit Transistor vom Verarmungstyp und Inverter mit p-Kanal-Transistor als Lastelement - bezeichnet man als Inverter mit aktiver Last. Inverter mit aktiver und mit passiver Last weisen gemeinsame Merkmale auf, die nun an Hand des Inverters mit passiver Last abgeleitet werden. 21.01.2014 24 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.3.2 Inverter mit passiver und aktiver Last Das Ersatzschaltbild eines Inverters mit passiver Last zeigt Abb. 4.3.2a. Ist die Eingangsspannung Uin kleiner als die Einsatzspannung UT des MOS-Transistors, kann kein Querstrom fließen, und die Spannung des unbelasteten Ausgangs hat den Wert der Versorgungsspannung UDD. Liegt dagegen am Eingang eine logische Eins, leitet der Transistor, und es fließt ein Querstrom. Durch geeignete Dimensionierung der Schaltung wird erreicht, daß eine genügend große Spannung am Lastwiderstand abfällt und somit die Ausgangsspannung Ua genügend klein ist. Zu beachten ist, daß die Ausgangsspannung nicht exakt 0 V sein kann, da sonst der Transistor wegen Ua = UDS = 0 V sperren würde. Der Transistor wirkt wie ein Widerstand. Wenn der Schalttransistor leitet, fließt ein Querstrom von UDD nach USS. In diesem Fall entnimmt die Schaltung der Versorgungsspannungsquelle Leistung (statische Verlustleistung). Zur Beurteilung der Störsicherheit der Schaltung muß man die Übertragungsfunktion kennen. Diese läßt sich am leichtesten graphisch ermitteln. Zunächst zeichnet man die StromSpannungscharakteristik des n-Kanal-Transistors und trägt in dieses Bild 21.01.2014 25 Integrierte digitale Schaltungen VL 0433 L608 H.Klar die Kennlinie des Lastwiderstands RL ein (Abb. 4.3.2b). Die Lastkennlinie ist durch die beiden Punkte I DS 0 I DS U DD RL , UDS=Ua=UDD , UDS=Ua=0 V gegeben. 21.01.2014 26 Integrierte digitale Schaltungen VL 0433 L608 a) b) UDD H.Klar UGS=UOH ID ID RL D G Uin B UGS UDD RL Ua Lastlinie S UDS c) UDD UDD d) UDD V=-1 RL=200k RL=100k RL= 50k Ua Ua Uin=Ua 0U UIH T UIL Uin 21.01.2014 UDD 0 Abb. 4.3.2 Inverter mit passiver Last Uin UDD 27 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Jeder Schnittpunkt der Transistorkennlinien mit der Lastkennlinie ergibt ein zusammengehörendes Paar von Werten, nämlich UDS = Ua und Uin = UGS, das in das Koordinatenkreuz von Abb. 4.3.2c eingetragen werden kann. Durch mehrfache Wiederholung dieses Vorgangs erhält man die Übertragungscharakteristik. Die charakteristische Größen UIL,UIH,UOL und UOH - sollen nun näherungsweise analytisch bestimmt werden. 21.01.2014 28 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Für die Dimensionierung des Inverters mit passiver Last ist der Wert von UOL entscheidend. Wie bereits erwähnt wurde, kann UOL nicht den Wert 0V annehmen. Trotzdem soll eine logische Null am Ausgang des Inverters angeschlossene n-Kanal-Transistoren sicher sperren. 0V U OL UT (4.3.1a) Für Uin=UIH arbeitet der Transistor im Triodenbereich. Aus der Strombilanz folgt: I DS ( Lin) U DD U DS RL U GS U T U DS U GS U T U DS 21.01.2014 1 2 U DS 2 (4.3.1b) 29 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Nach einigen Umformungen erhält man mit UDS=UOL; UGS=UIH: : UT U OL 1 U DD RL U IH U T U DD RL U IH U T (4.3.1c) Bei einem vorgegebenen Wert für UOL, zum Beispiel U OL 21.01.2014 1 , UT 2 (4.3.1d) 30 VL 0433 L608 Integrierte digitale Schaltungen H.Klar enthält Gleichung 4.3.1c noch zwei Unbekannte, nämlich UIH und ·RL. Man braucht noch eine zusätzliche Gleichung. Diese folgt aus der Strombilanz bei der logischen Schaltschwelle UM. Die Übertragungskennlinie soll symmetrisch sein, das heißt, daß für die logische Schaltschwelle UM gilt: U in U a U GS U DS UM U DD / 2 4.3.1e Der n-Kanal-Transistor befindet sich bei dieser Einstellung im Sättigungsbereich. Im Kapitel 2.2.7 wurde gezeigt, daß für Kanallängen zwischen 100 nm und 15 nm die bekannten Transistorgleichungen 2.2.14f, 2.2.8e und 2.2.8f weiterhin benutzt werden können, da der Übergang zum ballistischen Ladungsträgertransport nur sehr langsam erfolgt. Gegebenenfalls müssen die Werte für den Exponenten , die gesättigte Geschwindigkeit vsat, die kritische Feldstärke Ec und die Beweglichkeit μ0 in der Gleichung 2.2.14f angepaßt werden. 21.01.2014 31 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Aus der Strombilanz für Uin=Ua=UDD/2 und λn=0 folgt: U DD 2 RL 1 2 U DD UT 2 U DD RL U DD UT 2 2 2 , 4 UT (4.3.1f) Bis zur 130 nm Technologie gab es in jedem Technologieknoten nur Transistoren mit einheitlichern Einsatzspannungen. Meistens wählte man UDD=4·UT . ·RL hat einen großen Wert. Aus den Gleichungen 4.3.1c,d und f erhält man: U IH U Tn 21.01.2014 U DD / 2 U Tn 1 U Tn 2 2 3 U Tn (4.3.1g) 32 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bei den angegebenen Zahlenwerten beträgt die Versorgungsspannung etwa das Vierfache der Einsatzspannung. Wählt man das Verhältnis UDD/UTn zu klein, erzielt man nur eine geringe Schaltgeschwindigkeit, da die Stromergiebigkeit ebenfalls gering ist (siehe Gleichung 4.3.15). Unter Stromergiebigkeit des Transistors versteht man den bei voller Aussteuerung pro Gateweite erzielbaren Strom. Neben der Einsatzspannung und der Versorgungsspannung, bestimmt auch der Verstärkungsfaktor =μ·cox·W/L die Stromergiebigkeit. Nun sind zwei der vier charakteristischen Größen – UIH und UOL - bestimmt. Die beiden anderen Werte ergeben sich aus der Inspektion der Übertragungskennlinien. 21.01.2014 33 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Für einen MOS-Transistor mit vorgegebenen W/L-Verhältnis zeigt Bild 4.3.2d in Abhängigkeit vom Lastwiderstand RL die Übertragungskennlinien. Man sieht, daß der Lastwiderstand RL die Spannungen UOL, UIH und die Steilheit der Kennlinie im Übergangsbereich stark beeinflußt, während UIL nahezu unverändert bleibt. Das letztere ist verständlich, da die Kennlinie abknickt, sobald die Eingangsspannung die Einsatzspannung UTn überschreitet. Näherungsweise gilt: U IL U OH 21.01.2014 U Tn U DD (4.3.1h) (4.3.1i) 34 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Durch die Wahl des W/L-Verhältnisses des Schalttransistors und des Wertes des Lastwiderstandes RL wird UOL und damit der Störabstand NML eingestellt. Letztlich wird UOL von einem Spannungsteiler aus dem Lastwiderstand und einem äquivalenten Widerstand des nKanal-Transistors festgelegt. Man spricht in diesem Zusammenhang von „ratio logic“. Damit soll ausgedrückt werden, daß in einer solchen Logikfamilie die Störsicherheit auch von der geometrischen Dimensionierung der Schaltelemente abhängt. Dem Leser sollte bewußt sein, daß die Angabe über die charakteristischen Größen mittels Näherungen abgeleitet wurden. Diese Angaben stellen nur Anhaltswerte dar. An Hand von Spice-Simulationen sollte die genaue Dimensionierung für den Inverter mit passiver Last gefunden werden. 21.01.2014 35 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Für die Realisierung von Invertern mit passiven Lasten benötigt man Lastwiderstände in der Größenordnung von mehr als 100 kOhm. Dies bereitet in Standard-MOS-Technologien große Schwierigkeiten. Eine Möglichkeit wäre, Polysilizium zu verwenden. Der damit realisierte Widerstand würde aber eine Fläche von etwa 1μm · 1000 μm benötigen. Daher ist der Einsatz von aktiven Elementen in den meisten Fällen günstiger. Eine Ausnahme bilden hochkomplexe SRAM-Bausteine (SRAM, Static Random Access Memory). Für diese Bausteine wurden zusätzliche Prozeßschritte entwickelt, die es erlauben, über den Transistoren hochohmige Polysilizium-Lastwiderstände auf kleiner Fläche zu realisieren. In der veralteten NMOS-Technologie wurde an Stelle des Lastwiderstands ein Transistor vom Verarmungstyp („depletion transistor“, UTD < 0) eingesetzt. Dieser Transistortyp hat eine negative Einsatzspannung und leitet deswegen 21.01.2014 36 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.3.3. Inverter mit „depletion load“. a) Schaltbild, b) Kleinsignalersatzschaltbild 21.01.2014 37 VL 0433 L608 Integrierte digitale Schaltungen H.Klar bereits für UGS = 0. In Abb. 4.3.3a ist das Schaltbild eines Inverters, der als Last eine n-KanalTransistor vom Verarmungstyp aufweist, dargestellt. Sperrt der Schalttransistor M1, kann der Transistor M2 keinen Strom leiten. Deswegen hat dessen UDS-Spannung den Wert Null. Für Uin = UDD fließt ein Querstrom von UDD nach USS. UOL ist wieder ungleich Null. Ebenfalls gilt, daß sobald die Eingangsspannung die Einsatzspannung übertrifft, die Übertragungskennlinie abknickt. Deswegen sind die Werte für UIL und UOH identische mit denen, die für den Inverter mit passiver Last abgeleitet wurden (siehe Gleichungen 4.3.1h und i). Die beiden anderen charakteristischen Werte ergeben sich wie vorher aus der Strombilanz für die logische Schaltschwelle Uin = UM und der Strombilanz für Uin = UIH. Der Strom, den der n-Kanal-Transistor vom Verarmungstyp leiten kann, ist von der Drain- Source und wegen des Substratsteuereffektes über die Einsatzspannung von der Source-Substrat-(Backgate-) Spannung USB abhängig (siehe Kapitel 2.2.2, Gleichung 2.2.4e). 21.01.2014 38 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Der letztere Effekt überwiegt, da dieser Transistor fast ständig im Sättigungsbereich arbeitet. Ändert sich die Ausgangsspannung des Inverters, so ändert sich auch USB und damit dessen Einsatzspannung UTD. Letztlich bewirkt eine Änderung der Ausgangsspannung eine Stromänderung. Der Transistor wirkt wie ein Widerstand. Diese Tatsache zeigt auch die Kleinsignalübertragungsfunktion, die als nächstes abgeleitet wird. Das Kleinsignalersatzschaltbild des Inverter mit einen Transistor vom Verarmungstyp als Last zeigt Abb. 4.3.3b. Konstante Spannungen, zum Beispiel UDD werden wie Masseanschlüsse behandelt. Die Schaltbilder 4.3.3a und 4.3.3b enthalten auch die Lastkapazität CL und parasitäre Kapazitäten. Da das Sourcegebiet des Transistors M1 an konstantem Potential liegt, entfällt im Kleinsignalersatzschaltbild für M1 die von der Source-Substrat-Spannung USB gesteuerte Stromquelle. Weiter ist zu beachten, daß die Gate- und Sourceanschlüsse von M2 kurzgeschlossen sind. Anhand von Abb. 4.3.33b erhält man folgende Gleichungen: 21.01.2014 39 VL 0433 L608 Integrierte digitale Schaltungen H.Klar (4.3.2a) (4.3.2b) (4.3.2c) (4.3.2d) 21.01.2014 40 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Der Frequenzgang weist eine Pol- und Nullstelle auf. Die Steilheit gm1 und die Gate-DrainKapazität des Transistors M1 bestimmen die Nullstelle. Für sehr kleine Frequenzen erhält man für die Verstärkung: v 1 01 r g m1 r021 a2 g m 2 g m1 a2 g m 2 (4.3.2e) Eine entsprechende Rechnung für den Inverter mit passiver Last ergibt: v 21.01.2014 * L g m1 R (4.3.2f) 41 VL 0433 L608 Integrierte digitale Schaltungen H.Klar RL* entsteht aus der Parallelschaltung des Lastwiderstans RL und des Ausgangswiderstands des n-Kanal-Transistors. Die durch den Substratsteuereffekt verursachte Steilheit a2 ·gm2 wirkt wie der Lastwiderstand des Inverters mit passiver Last. Die Verstärkung v wird bei einem Inverter mit „depletion load“ vom Verhältnis der Steilheiten der beiden Transistoren und vom Substratsteuereffekt bestimmt. Dies ist die Ursache, warum NMOS-Inverter kleinere Verstärkungsfaktoren als CMOS-Verstärker aufweisen. Der Pol der Übertragungsfunktion hängt gemäß Gleichung 4.3.2d von dem Lastwiderstand a2 ·gm2 und der Lastkapazität CL ab. In der modernen CMOS-Technologie steht dem Schaltungstechniker der komplementäre pKanal-Transistor zur Verfügung. Trotzdem ist es für bestimmte Schaltungen, wie z. B. statische ROM-Schaltungen (Read Only Memories) oder PLA-Schaltungen (Programmable Logic Arrays), günstig, die Schaltungstechnik der NMOS-Technologie beizubehalten. Der Vorteil dieser Pseudo-NMOS-Logik (siehe Kapitel 3.8.2) ist, daß im Pull-up-Pfad nur ein Transistor benötigt wird. Ein Transistor, der eine Lastkapazität auflädt, liegt im Pull-upPfad. Ein Transistor, der im Pull-down-Pfad liegt, entlädt eine Lastkapazität. 21.01.2014 42 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Zur Ableitung der Dimensionierungsvorschrift für die Pseudo-NMOS-Logik wird an dieser Stelle der Pseudo-NMOS-Inverter, der zur Klasse der Inverter mit aktiver Last gehört, behandelt. Das Schaltbild des Pseudo-NMOS-Inverters ist in Abb. 4.3.4 dargestellt. Der p-KanalTransistor, dessen Gate an Masse liegt, ersetzt den Lastwiderstand des Inverters mit passiver Last. Im Gegensatz zum Transistor vom Verarmungstyp liegt nun der Sourceanschluß des pKanal-Transistors an einer konstanten Spannung. Die Modulation des Drainstroms des Lasttransistors erfolgt über die Drain-Source Spannung UDS. Dieser Invertertyp verhält sich ähnlich wie die bisher beschriebenen Invertertypen. Insbesondere gilt dies für die vier charakteristischen Werte. Aus den Strombilanzen für Uin = Ua = UDD/2 und λn = λp = 0 erhält man eine Dimensionierungsvorschrift: 1/ R 21.01.2014 Wn / Ln Wp / Lp 2 3 (4.3.2g) 43 Integrierte digitale Schaltungen VL 0433 L608 H.Klar für U Tn U Tp und n 2 3 . p Bei gleichen Kanallängen sollte die Weite des n-Kanal-Transistors etwa zwei- bis dreimal so groß sein wie die Weite des p-Kanal-Transistors („ratioed logic“). Bei dieser Ableitung wurden wieder die Gleichungen 2.2.8e und 2.2.8f für den Drainsstrom verwendet. Im Kapitel 2.3.4.2 wurde erläutert, wie das Layout einer 21.01.2014 44 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.3.4. Pseudo-NMOS-Inverter a. Schaltbild b. Stickdiagramm c. Layout 21.01.2014 45 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Schaltung anhand von Designregeln als Vorlage für die Maskenherstellung erstellt wird. Oft ist es jedoch ausreichend, nur ein Schemabild der Topologie einer Schaltung zu zeichnen. Solche Stick-Diagramme können mit wichtigen Informationen, wie z. B. W/L-Verhältnissen, versehen sein. Gut geeignet sind Stick-Diagramme, wenn Verdrahtungsprinzipien erläutert werden sollen. Für die Kennzeichnung der einzelnen Elemente benutzt man Farben, wie sie in Abb. 2.3.22 angegeben sind. 4.3.3 CMOS-Inverter Die Ablösung der NMOS-Technologie durch die CMOS-Technologie erfolgte, da CMOSSchaltungen eine wesentlich geringere Verlustleistung zeigen und eine höhere Störsicherheit aufweisen. Weiter erleichterte die einfachere Dimensionierung von CMOS-Schaltungen die Einführung von automatischen Entwurfsverfahren. Erhöhte Prozeßkomplexität und größerer Chipflächenbedarf sind die Nachteile der CMOS- im Vergleich zur NMOS-Technologie. Anhand des CMOS-Inverters sollen nun die Vorteile der CMOS-Technologie erläutert werden. 21.01.2014 6.1.11 46 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.3.3.1 Gleichstromverhalten Ein CMOS-Inverter besteht aus einer Serienschaltung eines n-Kanal- und eines p-KanalTransistors (Abb. 4.3.5a). Beide Transistoren sind vom Anreicherungstyp, daher gilt: IDS = 0 für UGS = 0 Das Gate des n-Kanal-Transistors ist mit dem Gate des p-Kanal-Transistors verbunden Liegt eine logische Eins oder eine Null am Eingang des Inverters sperrt einer der beiden Transistoren und es fließt nur ein sehr kleiner Querstrom. Bei herkömmlichen CMOS-Technologien konnten die Unterschwellenströme vernachlässigt werden. Während der Schaltvorgängen leiten vorübergehend beide Transistoren. Es fließt ein nennenswerter Querstrom (Abb. 4.3.5c) Mit der graphischen Methode, mit der im vorhergehenden Abschnitt die Übertragungskennlinie des Inverters mit passiver Last ermittelt wurde, ergibt sich auch die Übertragungskennlinie des CMOS-Inverters. An Stelle der Lastkennlinie muß nun das Kennlinienfeld des p-KanalTransistors verwendet werden. Qualitativ läßt sich die Übertragungskennlinie von Abb. 4.3.5b auch wie 21.01.2014 47 VL 0433 L608 Integrierte digitale Schaltungen H.Klar folgt ableiten. Ist die Eingangsspannung kleiner als die Einsatzspannung UTn sperrt der n-KanalTransistor. Da kein Querstrom fließen kann, muß die Drain-Source-Spannung des p-KanalTransistors 0 V aufweisen. Somit gilt: ua=UDD Ähnlich liegen die Verhältnisse für Uin >UDD−|UTp|. Nun sperrt der der p-Kanal-Transistor und die Drain-Source-Spannung des n-Kanal- Transistors ist Null. Diesen Wert hat auch die Ausgangsspannung. Überschreitet die Eingangsspannung Uin > UTn, beziehungsweise unterschreitet die Eingangsspannung Uin < UDD − |UTp|, beginnen die beiden Transistoren zu leiten. Die Kennlinie knickt jeweils von der Waagrechten ab. Die charakteristischen Punkte UIL und UIH liegen in der Nähe der Abknickpunkte. Daher gilt näherungsweise: 21.01.2014 48 VL 0433 L608 Integrierte digitale Schaltungen U IH U DD U OL 0V (4.3.3b) U IL U Tn (4.3.4a) U OH U DD U Tp H.Klar (4.3.3a) (4.3.4b) Bei einer punksymmetrischen Kennlinie liegt die logische Schaltschwelle bei UDD/2. In der Nähe dieses Punktes befinden sich beide Transistoren im Sättigungsbereich. Der Betrag der Verstärkung v ist bei Uin = Uaus = UDD/2 betragsmäßig am größten. Mit dem Wissen über die charakteristischen Punkte und über die Verstärkung im Übergangsbereich läßt sich die Kennlinie nach Abb. 4.3.5b leicht zeichnen. 21.01.2014 49 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.3.5. CMOS-Inverter. a) Transistorschaltbild 21.01.2014 50 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.3.5. CMOS-Inverter. b) Übertragungskennlinie 21.01.2014 51 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.3.5. CMOS-Inverter. c) Querstrom als Funktion der Eingangsspannung 21.01.2014 52 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bei CMOS-Invertern und damit auch bei komplementären CMOS-Logikgattern sind die Störabstände näherungsweise unabhängig von den Weiten und den Längen der Transistoren und damit unabhängig von der Dimensionierung der Transistoren. In diesem Zusammenhang spricht man von „ratioless logic“. Die komplementäre MOS-Logik ist eine robuste Logikfamilie, das heißt Schwankungen der Transistorparameter, der Versorgungsspannung und der Temperatur wirken sich nur relativ gering auf die Übertragungskennlinie aus. Die Eigenschaft, daß die Störabstände nahezu unabhängig von der Dimensionierung sind, hat die Einführung von automatischen Entwurfswerkzeugen, mit denen aus der Beschreibung einer Schaltung mittels logischer Gatter der physikalische Schaltungsentwurf automatisch erzeugt werden kann, erleichtert. Ohne diese Werkzeuge könnte man die Komplexität moderner digitaler Schaltungen nicht bewältigen. 21.01.2014 53 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Die Überlegungen bezüglich der Verlustleistung für Inverter in Ruhestellung gelten auch für komplexe logische Gatter. Da in hochkomplexen Bausteinen, wie z. B. Mikroprozessoren, pro Taktperiode nur ein Bruchteil der komplementären CMOS-Logikgatter schalten, während der weitaus größte Teil der Gatter in Ruhestellung verbleibt, verbrauchen diese Gatter deutlich weniger Leistung als es bei einer Realisierung mit der NMOS-Technologie der Fall wäre. Mit 16-bit-Mikroprozessoren der NMOS-Technologie gelangte man ohne zusätzliche Kühlmaßnahmen an die Grenze der pro Chip zulässigen Verlustleistung. Näherungsweise sind die Störabstände vom CMOS-Inverter unabhängig von der Dimensionierung der Transistoren. Um eine hohe Schaltgeschwindigkeit zu erreichen, soll eine Lastkapazität durch den p-Kanal-Transistor genauso schnell aufgeladen werden, wie sie durch den n-Kanal-Transistor entladen wird. Gleiche Zeiten für Auf- und Entladen werden mit symmetrischen Übertragungskennlinien erreicht. Die logische Schaltschwelle UM sollte also bei UDD/2 liegen. 21.01.2014 54 VL 0433 L608 Integrierte digitale Schaltungen H.Klar In diesem Arbeitspunkt befinden sich beide Transistoren im Sättigungsbereich. Also kann Gleichung 2.2.8f mit λn = λp = 0 verwendet werden. Aus der Strombilanz folgt: Aus der Forderung Uin = UDD/2 folgt mit UTn = |UTp| 21.01.2014 55 VL 0433 L608 βn = βp Integrierte digitale Schaltungen H.Klar (4.3.6c) Oft sind die Beträge der Einsatzspannungen von n-Kanal- und p-Kanal-Transistoren gleich groß. Die beiden Transistoren müssen also gleiche Transistorkonstanten βn und βp aufweisen. Für die Beweglichkeiten von Löchern und Elektronen gilt bis etwa L=15 nm n 2 3 (4.3.6d) p Bei gleichen Kanallängen sollten daher die Weiten der p-Kanal-Transistoren um den Faktor zwei bis drei größer sein als die Weiten der n-Kanal-Transistoren. Wp R Wn (4.3.6e) 2 3 Meistens wird in diesem Buch βR=2 gesetzt. Eine genauere Analyse findet der Leser im Kapitel 4.3.3.3, Gleichung 4.3.11k. 21.01.2014 56 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Da die Ausbeute exponentiell mit der Chipfläche abnimmt (Gleichung 2.3.3), ist das Layout, das heißt die geometrische Anordnung von Schichten und Teilbereichen einer integrierten Schaltung sowie die Leitungsführung zwischen den Grundschaltungen, aus Kostengründen wichtig. Für eine CMOS-Technologie zeigt Abb. 4.3.6 zwei Beispiele von einfachen CMOSInverter Layouts. Wegen der komplizierten Photolithographie sollten zumindest in den unteren Lagen einfache, rechreckförmige und reguläre Strukturen, die nur in eine Richtung weisen, eingesetzt werden (Bild 4.6.3a). Indem man die Gates des NMOS- und des PMOS-Transistors faltet, das heißt sogenannte Fingerstrukturen realisiert, erzielt man schnellere Schaltungen. In Bild 4.6.3b sind jeweils zwei NMOS- und zwei PMOS-Transitoren parallel geschaltet. Deswegen kann man im Vergleich zu Bild 4.3.6a die Weite der einzelnen Transistoren halbieren. Somit bleiben die Drainströme unverändert. Die Gatewiderstände RG werden jedoch auf ein Viertel reduziert. Durch die Paralellschaltung und durch die Halbierung der Weite wird jeweils der Gatewiderstand halbiert. Es entstehen pro Transistortyp zwar zwei Sourcegebiete. Aber die Fläche der Sourcegebiete hat keinen Einfluß auf die Verzögerungszeit, da sich die Sourcespannungen nicht ändern. Der Vorteil dieses Layouts liegt weiter darin, daß mit den Transistorweiten auch die gesamte Fläche der Draingebiete halbiert wird, wenn angenommen werden kann, daß der Abstand a+b+c des Layouts vom Bild 4.6.3a vergleichbar ist zu 2a+c im Layout nach Bild 4.6.3b. Mit a, b und c werden die von den Designregeln vorgegebenen Mindestabstände und Weiten bezeichnet. Die kapazitive Belastung des Ausgangsknotens auf Grund der Sperrschichtkapazität CDB wird deshalb halbiert. 21.01.2014 57 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Aus b c a Uss UDD Aktives Gebiet p+ Ein Aktives Gebiet n+ N-well/p+ Polysilizium Gate Metall Kontaktloch Bild 4.6.3a einfaches Layout eines Inverters VL 0433 L608 Integrierte digitale Schaltungen H.Klar Aus Uss UDD Uss UDD Aktives Gebiet p+ Aktives Gebiet n+ Ein N-well/p+ Bild 4.6.3b Layout eines Inverters mit gefalteten Gates zur Reduktion der Diffusionskapazität Polysilizium Gate Metall Kontaktloch VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.3.3.2 Kleinsignalübertragungsfunktion Wie bei den Invertern mit passiver oder mit aktiver Last, soll nun die Kleinsignalübertragungsfunktion eines CMOS-Inverters abgeleitet werden. Aus dem Schaltbild des CMOS-Inverters (Abb. 4.3.5a) und dem Kleinsignalersatzschaltbild eines MOS-Transistors (Abb. 2.2.56) erhält man das Kleinsignalersatzschaltbild eines CMOS-Inverters (Bild 4.3.7). Das Ersatzschaltbild des p-KanalTransistors kann man sich als ein nach oben geklapptes Ersatzschaltbild des n-Kanal-Transistors denken. Zu beachten ist, daß nun die Sourceanschlüsse von beiden Transistoren an konstanten Potential liegen und damit die durch den Substratsteuereffekt verursachten Stromquellen unberücksichtigt bleiben können. Die beiden Gateanschlüsse sind kurzgeschlossen. Wie Abb. 4.3.8 zeigt, ergibt sich ein vereinfachtes Ersatzschaltbild des Inverters aus der Parallelschaltung der Ersatzschaltbilder des n- und des p- Kanal-Transistors. Somit hat das Ersatzschaltbild des CMOS-Inverters dieselbe Struktur wie das Ersatzschaltbild eines einzelnen Transistors. Die einzelnen Elemente des vereinfachten Ersatzschaltbildes ergeben sich aus der Parallelschaltung: 21.01.2014 60 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bild 4.3.7a Kleinsignalersatzschaltbild eines CMOS-Inverters 21.01.2014 61 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bild 4.3.7b Äquivalentes Kleinsignalersatzschaltbild eines CMOS-Inverters. 21.01.2014 62 Integrierte digitale Schaltungen VL 0433 L608 gm g mn g mp 4.3.7a CGS CGSn CGSp CGD CGDn CGDp 4.3.7c ron rop 4.3.7d RL H.Klar 4.3.7b ron rop Aus der Strombilanz erhält man die Übertragungsfunktion 21.01.2014 63 Integrierte digitale Schaltungen VL 0433 L608 v U a ( s) U in ( s) g m sCGD 1 RL gm s(CGD CL ) mit der komplexen Frequenz s H.Klar 1 RL j s(CGD CL ) (4.3.7e) . Wenn im Zähler oder im Nenner der Realteil gleich groß ist wie der Betrag des Imaginärteils, erhält man die Frequenz der Nullstelle beziehungsweise die der Polstelle. Rechnet man mit der komplexen Frequenz s, muß man Nenner oder Zähler zu Null setzen. Da gm>>1/RL und CGD<CL ist die Frequenz der Nullstelle 1 (4.3.7f) gm CGD wesentlich größer als die Frequenz als der Polstelle. 2 21.01.2014 1 RL CL* (4.3.7g) 64 VL 0433 L608 Integrierte digitale Schaltungen H.Klar mit C * L CL CGD (4.3.7h) . Deswegen kann man die Wirkung der Nullstelle in der Übertragungsfunktion und damit die Wirkung der Gate-Drain-Kapazitäten meistens vernachlässigen. Man erhält immer dann eine Nullstelle, wenn der Eingang einer Schaltung kapazitiv mit dem Ausgang gekoppelt ist. Die Polstelle entspricht damit der 3-dB-Frequenz 3dB des Frequenzgangs des Betrags der Übertragungsfunktion v. Wie bei Logikschaltungen interessiert auch bei analogen Schaltungen das Zeitverhalten. Mittels eines Spannungssprungs am Eingang und in dem man das zeitlichen Verhalten der Ausgangsspannung mißt, läßt sich leicht das Einschwingverhalten feststellen. Man erhält, wenn die Transistoren nicht übersteuert werden, mit Hilfe der Laplace-Transformation aus Gleichung 4.7.3e : : u (t ) 1 e 1/ 2 21.01.2014 t/ (4.3.7h1) (4.3.7h2) 65 Integrierte digitale Schaltungen VL 0433 L608 H.Klar . Eine wichtige Eigenschaft ergibt sich aus der Betrachtung des Eingangswiderstandes. Die Eingangsadmittanz der Verstärkerschaltung läßt sich leicht berechnen. Man legt an den Eingang : Schaltung eine Spannungsquelle u und bestimmt den Eingangsstrom i . Man erhält: der x x ix ux j ix / u x j 21.01.2014 CGS j CGD (ux ua ) CGS j CGD (1 ua / ux ) (4.3.7h3) (4.3.7h4) 66 VL 0433 L608 Integrierte digitale Schaltungen H.Klar . Cin 1 v CGD CGS (4.3.7i) In diesem Zusammenhang spricht man von einem „Miller-Effekt“. Man sieht, daß die „MillerKapazität“, nämlich die Koppelkapazität CGD, am Eingang um die Verstärkung |v| vergrößert erscheint. Deswegen darf in diesem Fall CGD nicht vernachlässigt werden. 21.01.2014 67 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bei kleinen Frequenzen erhält man für die Verstärkung: v g m RL g mn 1 ron g mp 1 rop (4.3.7j) Die Verstärkung ist betragsmäßig am größten, wenn die beteiligten Transistoren im Sättigungsbereich arbeiten. Dies ist der Grund, warum in analogen Schaltungen die Transistoren meistens im Sättigungsbereich betrieben werden. 21.01.2014 68 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Leider nimmt die Verstärkung bei kleinen Frequenzen gemäß v~gm·r0=gm/gDS, wegen den Kurzkanaleffekten, mit kleineren Strukturen, wie Tabelle 4.3.1 zeigt, ab. Dies ist ein großes Problem der intergrierten analogen Schaltungstechnik. Der Ausgangswiderstand ro entspricht dem Kehrwert des in der Tabelle angegebenen Ausgangsleitwertes gDS. Neben der Verstärkung v0 und der 3-dB-Frequenz 3dB (Frequenz des Pol) gibt es noch eine weitere wichtige Kenngröße für Verstärker, nämlich das Verstärkungs-Bandbreite-Produkt (unitygain frequency fu). Die „unity-gain frequency“ ist diejenige Frequenz bei der die Verstärkung v den Wert -1 hat. Diese Kenngröße beschreibt die maximal mögliche Bandbreite eines Verstärkers. Sie ist bei gegebenen Querstrom eine typische Größe für eine bestimmte Technologie. Die „unity-gain frequency“ wird mit kleineren Strukturen immer größer (siehe Tabelle 4.3.1). Aus Gleichung 4.3.7e folgt für v = 1 u gm CL* 21.01.2014 v0 3 dB (4.3.7k) 69 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Handelt es sich um einen bipolaren Transistor ist die maximal erreichbare Frequenz f T. Mit fT wird die Frequenz bezeichnet bei der der Betrag der Stromverstärkung (Ausgangstrom zu Eingangsstrom) gleich Eins ist, wobei im Kleinsignalersatzschaltbild der Ausgang kurzgeschlossen ist [59]. Da bei MOS-Transistoren die Eingangsadmittanz bis zu hohen Frequenzen rein kapazitiv ist, sollte zur Bestimmung der maximalen Frequenz fu und nicht fT verwendet werden. Beide Definitionen führen bei MOS-Transistoren zu gleichen Ausdrücken. . 21.01.2014 70 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Tabelle 4.3.1 Skalierungseffekte von integrierten analogen Schaltungen Der Ausgangsleitwert gDS wird bei maximaler Steilheit gm angegeben. gDS=1/r0 wird bei maximaler Steilheit gm angegeben. 21.01.2014 71 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Die große Bedeutung der Steilheit ergibt sich aus der Tatsache, daß sowohl die Verstärkung v als auch die maximale Bandbreite fu von gm abhängen. Weiter gilt, daß das Rauschen eines Verstärkers bezogen auf den Eingang umgekehrt proportional zu gm ist. Gute elektrische Eigenschaften von analogen v = 1: Schaltungen bedingen also eine hohe Steilheit bei niedriger Verlustleistung. Daher ist es verständlich, daß Designer von analogen Schaltungen die bipolare Technologie, wegen der höheren Steilheit, vorziehen. Trotzdem werden aus Kostengründen zunehmend analoge und digitale Schaltungen gemeinsam auf reinen CMOS-Chips integriert. Mit wachsender Verstärkung nimmt die 3 dB- Bandbreite ω3dB ab und entsprechend die Einschwingzeit zu (siehe Gleichung 4.7.3.h2). Schaltet man mehrere Differenzstufen (Inverter) in Reihe kann das Problem zu Lasten der Verlustleistung und der Chipfläche etwas entschärft werden [184]. 21.01.2014 72 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Vernachlässigt man die Verbindungsleitung zwischen zwei Invertern und berücksichtigt, daß sowohl Treiber- als auch der Empfängerinverter aus zwei Transistoren bestehen, erhält man aus Gleichung 4.3.7k näherungsweise: 21.01.2014 73 VL 0433 L608 fu L Integrierte digitale Schaltungen g mn 2 C gate U GS U Tn 2 L2 H.Klar (4.3.7l) Kanallänge Für Langkanaltransistoren ist die „unity gain frequency“ fu umgekehrt proportional zu L2. Die effektive Gate-Source Spannung UGS-UT wird auf etwa 100 mV bis 200 mV begrenzt, um am Ausgang einen möglichst großen Signalhub zu erzielen. Für Kurzkanaltransistoren erhält man im Grenzfall bei gesättigter Geschwindigkeit aus Gleichung 2.2.8g des Kapitels 2.2.7: fu W vsat cox 2 W L cox 21.01.2014 1 L (4.3.7m) 74 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.3.3.3 Schaltverhalten Im letzten Abschnitt wurde die Grenzfrequenz des idealen MOS-Transistors bei kleinen Aussteuerungen berechnet. Nun soll die Schaltzeit für eine reale Inverterschaltung im Großsignalbetrieb ermittelt werden. Zunächst müssen wieder einige Definitionen vereinbart werden. Nach Abb. 4.3.9a sind Anstiegszeit tr und Abfallzeit tf definiert zwischen den 10-%und 90-%-Punkten des Spannungsverlaufs eines Signals. Am Ausgang eines Gatters werden für die abfallende Flanke tHL und für die ansteigende Flanke tLH definiert. Wieder werden diese Zeiten zwischen den 10-%- und den 90-%-Punkten festgelegt. Das Zeitintervall zwischen den 50-%-Werten der Eingangs- und Ausgangssignale ergibt die Verzögerungszeit tPHL bzw. tPLH. Die Periodendauer tcyc ist die Zeit zwischen identischen Punkten eines Zyklus. Oft wird auch der reziproke Wert, die Signalfrequenz fS , verwendet. 21.01.2014 75 VL 0433 L608 Abb. 4.3.9. 21.01.2014 Integrierte digitale Schaltungen Definition der Anstiegs-, Spannungsverläufe. Abfall- und Verzögerungszeiten. H.Klar für reale 76 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Für die durchschnittliche Verzögerungszeit und damit für die Gatterlaufzeit erhält man: tp 1 t pLH 2 t pHL . (4.3.8a) Bei der nachfolgenden Rechnung wird zunächst ein symmetrischer Inverter vorausgesetzt, das heißt 21.01.2014 77 Integrierte digitale Schaltungen VL 0433 L608 tp t pLH t pHL . H.Klar (4.3.8b) Es genügt also nur den Entladevorgang der Lastkapazität CL von UDD zum Zeitpunkt t=0 nach UDD/2 zum Zeitpunkt t=tp zu berechnen. Eine am Ausgang angeschlossene Lastkapazität wird entladen, sobald der n-Kanal-Transistor leitet und der p-Kanal-Transistor im „pull up“-Pfad sperrt. Nach Bild 4.3.10 gilt: i (t ) iC 0 uC (t ) ua (t ) U DS dt CL dua i (t ) (4.3.9a) (4.3.9b) (4.3.9c) Ein exakte analytische Lösung der Gleichung 4.3.9c ist schwer zu finden, da die Lastkapazität CL im Allgemeinen eine nichtlineare Funktionen der Ausgangsspannung ua ist. Für eine analytische Lösung muß man das Problem geeignet vereinfachen. Zunächst wird angenommen, daß der Eingang mit einer Sprungfunktion mit der Amplitude UDD ausgesteuert wird. 21.01.2014 78 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.3.10. Schaltbild zur Bestimmung der Verzögerungszeit 21.01.2014 79 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Weiter wird postuliert, daß die Lastkapazität nicht von der Ausgangsspannung abhängt. tp tp ua ( t t p ) dt t 0 CL ua ( t dua i (ua ) 0) D (4.3.9d) Während der Entladung der Lastkapazität von UDD nach UDD/2, befindet sich der n-KanalTransistor näherungsweise im Sättigungsbereich. Also: tp CL U DD / 2 I DSatn 21.01.2014 (4.3.9e) 80 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Es gibt eine Alternative zu der gezeigten Berechnung der Gatterlaufzeit. Bei der Betrachtung der Gleichung 4.3.9e sieht man, daß in dieser Gleichung das Verhältnis UDD/IDSat enthalten ist. Dieses Verhältnis definiert, wie bereits im Kapitel 2.2.11.2 in Gleichung 2.2.22a gezeigt wurde, einen äquivalenten Widerstande Ron. Der Transistor kann also im Ersatzschaltbild nach Bild 4.3.11 durch einen idealen Schalter und einen Widerstand mit dem Wert Ron ersetzt werden. Nun liegt ein lineares RC-Netzwerk erster Ordnung vor, das leicht berechnet werden kann. Die Zeit, die vergeht bis die Kapazität einer RC-Schaltung auf den halben Wert entladen ist, ergibt sich zu: tp Ronn CL ln 2 mit Ronn U DD I DSatn Ron CL 0,69 (4.3.9g) (4.3.9h) Die beiden Gleichungen 4.3.9g und Gleichung 4.3.9f für die Verzögerungszeit des Inverters unterscheiden sich um den Quotienten 0,69/0,5. Wie Simulationen zeigen, ist die Näherungslösung auf Grund des RC-Netzwerkes (Gleichung 4.3.9g) genauer. 21.01.2014 81 VL 0433 L608 Integrierte digitale Schaltungen H.Klar UDD R onp S S R onn CL Bild 4.3.11. Schaltermodell eines CMOS-Inverters 21.01.2014 82 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bisher wurde vom Entladevorgang auf die gesamte Gatterverzögerungszeit tp geschlossen, da eine symmetrische Übertragungskennlinie angenommen wurde. Nicht berücksichtigt wurde, daß die um den Faktor R größere Weite der p-Kanal-Transistoren die Lastkapazitäten für die treibenden Gatter vergrößert. Das heißt die Gleichung 4.3.9g muß verfeinert werden. Zunächst werden für den CMOS-Inverter ein äquivalenter Innenwiderstand und eine äquivalente Lastkapazität abgeleitet. Dann wird an Hand Gleichung 4.3.9g ein verbesserter Ausdruck für die Gatterlaufzeit gefunden. In diesem Zusammenhang muß auch neu über das Verhältnis R, das das Verhältnis der Weite des p-Kanal-Transistors zur Weite des n-Kanal-Transistors bei minimalen Kanallängen angibt, nachgedacht werden. 21.01.2014 83 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Wechselt am Eingang des Inverters die Spannung von UDD nach Null, sperrt die n-KanalTransistor und die Lastkapazität wird über den p-Kanal-Transistor aufgeladen. Der Aufladevorgang kann, ähnlich wie der Entladevorgang, mittels eines einfachen RC.-Schaltung, beschrieben werden. Man benötigt einen äquivalenten Widerstand Ronp. Entsprechend Gleichung 4.3.9h ergibt sich: Ronp 21.01.2014 U DD I DSatp (4.3.10a) 84 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Der äquivalente Widerstand Ronp weist bei gleicher Dimensionierung des p-Kanal-Transistors wie des n-Kanal-Transistors wegen der geringeren Beweglichkeit der Löcher einen um den Faktor r größeren Wert auf. Wird die Weite des p-Kanal-Transistors um den Faktor R vergrößert, erniedrigt sich der äquivalente Widerstand entsprechend. Die Längen der Transistoren sollten, um Platz zu sparen, den minimal möglichen Wert aufweisen. Ronp r (4.3.10b) Ronn R Der Faktor r ist durch das Verhältnis der Beweglichkeit der Elektronen zu der der Löcher bestimmt. In Kapitel 2.2.7 (Bild 2.2.39) ist beschrieben, wie man näherungsweise Werte für die Beweglichkeiten gewinnen kann. r n (4.3.10c) p 21.01.2014 85 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Somit ergibt sich mittels einer Mittelwertbildung aus den Gleichungen 4.3.10 b und c für den äquivalenten Innenwiderstand Ri des treibenden Inverters: Ri 21.01.2014 1 Ronn Ronp 2 1 Ronn 1 2 r (4.3.11a) R 86 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bild 4.3.12. Einfache Modellierung der Lastimpedanz 21.01.2014 87 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Ähnlich wie für den äquivalenten Widerstand soll nun im nächsten Schritt auch für die Lastkapazität in Gleichung 4.3.9g eine detaillierte Beschreibung gewonnnen werden. In der Betrachtung hier wird, wie es bis in die neunziger Jahre des vorhergehenden Jahrhunderts ausreichend war, angenommen, daß die Verbindungsleitungen auf einem Chip zwischen Treiber- und Empfängergatter mittels Kapazitäten modelliert werden können (siehe Bild 4.3.12). Müssen RC- oder gar RLC-Leitungen berücksichtigt werden, sollten die entsprechenden Gleichungen des 3. Kapitels genutzt werden. Dort wurden Gleichungen (zum Beispiel Gleichung 3.2.31) abgeleitet, die den Innenwiderstand des treibenden Inverters, der mittels der Gleichung 4.3.11a definiert ist, enthalten. An Hand von Bild 4.3.13 wird nun die kapazitive Belastung eines Inverters, der mehrere andere Inverter treibt, berechnet. Unter der Lastkapazität CL werden alle Kapazitäten aufsummiert, die von den Drainströmen von M1 und von M2 auf-, ent- oder umgeladen werden. Die Kapazitäten des p-Kanal-Transistors erhält man, indem man die Kapazitätswerte des n-KanalTranistors mit dem Weitenfaktor R multipliziert. 21.01.2014 88 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.3.13. Kapazitive Belastung eines CMOS-Inverters 21.01.2014 89 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Cj Sperrschichtkapazität eines minimal dimensionierten n-Kanal-Transistors CW Kapazität von langen Leitungen (l > 30μm) CV Kapazität der Verdrahtung zu benachbarten Gattern CGD, CGS Gate-Drain-bzw. Gate-Source-Kapazität eines minimal dimensionierten n-Kanal-Transistors. Die Kapazitäten setzen sich in den einzelnen Arbeitsbereichen aus den Kapazitäten des inneren und des äußeren Modells, entsprechend der Bilder 2.2.55 und 2.2.57, zusammen. 21.01.2014 90 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Gate-Drain Kapazitäten CGD, die Ein- und Ausgänge kapazitiv koppeln, weisen eine Besonderheit auf. Bei analogen Schaltungen spricht man von Miller-Kapazitäten (siehe Gleichung 4.3.7i). Während bei den anderen Kapazitäten beim Schaltvorgang jeweils ein Anschluß an konstanten Potential liegt, wechseln bei den Gate-Drain-Kapazitäten beide Anschlüsse das Potential. Daraus folgt: Q 2 U DD CGD (4.3.11b) In Abb. 4.3.13 sind die einzelnen Anteile der Lastkapazität eingezeichnet. Zunächst werden die Beiträge der nachfolgenden Stufe (externe Last) berücksichtigt: 21.01.2014 91 VL 0433 L608 Integrierte digitale Schaltungen H.Klar (4.3.11.c) Fo Anzahl der angeschlossenen Transistoren, die sich im Pull-up- oder Pull-downPfaden befinden. Das „fan out „ (Fo) ist ein Maß für die Belastung des treibenden Gatters. Da die nachfolgenden Inverter über Leitungen angeschlossen sind, müssen die Verdrahtungskapazitäten in die Rechnung eingehen. Widerstandsbeläge werden vernachlässigt. Mit der Kapazität CW werden lange Leitungen (l > 30μm) einbezogen, während mit CV die Verdrahtung zu benachbarten Gattern berücksichtigt wird. Es wird angenommen, daß die Dimensionierung der Weiten der Verbindungsleitungen unabhängig vom „electro-migration“-Effekt vorgenommen werden kann. Da Gate-Drain-Kapazitäten umgeladen werden, müssen sie mit dem doppelten Wert berücksichtigt werden. Neben der externen Last müssen auch die Kapazitäten des treibenden Inverters (interne Last), die auch als parasitäre Lastkapazität Cpi bezeichnet wird, betrachtet werden. 21.01.2014 92 VL 0433 L608 Integrierte digitale Schaltungen H.Klar (4.3.11.d) Somit ergibt sich für die gesamte Lastkapazität: (4.3.11e) 21.01.2014 93 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Die letzte Gleichung läßt sich vereinfachen CL 1 R 2CGD 1 FO FO CGS Cj ' CW (4.3.11f) mit ' W C 21.01.2014 CW FO CV (4.3.11g) 94 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Die Lastkapazität wird vom Verhältnis R, von der Anzahl der angeschlossenen Transistoren und von der Verdrahtungskapazität bestimmt. Setzt man Gleichung 4.3.11f gemeinsam mit Gleichung 4.3.11a für den äquivalenten Widerstand Ri in Gleichung 4.3.9g ein, erhält man einen Ausdruck für die Verzögerungszeit tp, der von den Faktoren r und R abhängt. tp 1 t pHL t pLH 2 tp 1 ( Ronn Ronp ) CL ln 2 2 tp 21.01.2014 1 U DD 0,69 CL 1 2 I DSatn 0,69 Ronn CL 1 2 r r (4.3.11h) R (4.3.11i) R 95 Integrierte digitale Schaltungen VL 0433 L608 Mit tp / R r 1 R 0 H.Klar erhält man: 2 CGD C j CW' FO CGS 2 CGD (4.3.11j) Wenn die Verdrahtungskapazität vernachlässigt werden kann, sollte R r 2 bis 3 (4.3.11k) Man kann nicht gleichzeitig eine symmetrische Übertragungskennlinie und eine optimale Gatterlaufzeit realisieren. Wenn der Einfluß der Verdrahtungskapazität überwiegt, sollten größere Werte für R gewählt werden [172]. Tatsächlich wird die genaue Dimensionierung der Weite des p-Kanal-Transistors im Verhältnis zu derjenigen des n-Kanal-Transistors bei minimalen Kanallängen mittels Simulationen vorgenommen. In der Praxis werden für CW ‘=0 Werte zwischen 1,6 und 3 für βR gewählt. Eine 20 nm-CMOS-Technologie hat einen βR-Wert von 1,6. In diesem Buch wird meistens βR=2 angenommen 21.01.2014 96 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Nach welcher Methode man auch die Dimensionierung vornimmt, immer läßt sich ein äquivalenter Widerstand Req definieren. Aus Gleichung 4.3.9g folgt: tP 0,69 Req (CL intern CLextern ) (4.3.11k1) 0,69 Req CL intern (1 CLextern / CL intern ) t P 0 (1 CLextern / CL intern ) Mit tP0=0,69∙Req∙CLintern wird die Verzögerungszeit des Inverters bezeichnet, der keine externe Last aufweist und der nur von seinen eigenen parasitären Kapazitäten belastet wird (siehe Gleichung 4.3.11e). Die Zeit tp0 wird als intrinsische oder als unbelastete Verzögerungszeit bezeichnet. Nun kann man feststellen, daß die Eingangskapazität eines Inverters Cinv sehr gut der internen Lastkapazität CLintern entspricht [172]. 21.01.2014 97 Integrierte digitale Schaltungen VL 0433 L608 CL intern, Inverter Cinv H.Klar (4.3.11.k2) Man erhält für den Inverter: tP tP0 CLextern (1 ) t P 0 (1 f ) Cinv (4.3.11.k3) In Gleichung 4.3.11k3 ist die Gatterlaufzeit tP eine lineare Funktion von CLextern/Cinv. Das Verhältnis CLextern/CLintern=CLextern/ Cinv wird effektives „fanout“ f genannt. Befinden sich zwischen den Gattern noch lange Leitungsstücke, wird die Gatterlaufzeit dramatisch verschlechtert. 21.01.2014 98 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Die Verzögerungszeit tp und damit auch die Gatterlaufzeit nach Gleichung 4.3.11k3 sind vom Verhältnis CLetern/Cinv abhängig. Wenn die Verdrahtungskapazitäten vernachlässigbar sind, und dieser Fall sollte angestrebt werden, nützt es nichts, wenn die Transistoren des treibenden Inverters weiter ausgelegt werden um das Verhältnis CL/Cinv zu verbessern. Da dadurch nur der Inverter, der vor dem treibenden Inverter liegt, eine höhere Last sieht. Weitet man gleichmäßig alle Transistoren in einer Kette von Invertern, ändert sich tp nicht, da das Verhältnis CL/Cinv konstant bleibt. Wenn die Verdrahtungskapazitäten vernachlässigbar sind, sollten minimal dimensionierte Inverter eingesetzt werden. Dies verringert die Chipfläche und die Verlustleistung. Damit die Verdrahtungskapazitäten vernachlässigt werden können, sollten logisch zusammengehörende Gatter auf dem Chip benachbart ausgelegt werden. In diesem Kapitel wurde die Kettenschaltung von Invertern, wenn der letzte Inverter nur eine geringe Last treiben soll, behandelt. Im Kapitel 4.4 wird das Problem, wie man große Lastkazitaäten treiben soll, besprochen. Die Dimensionierung der Transistoren in einer Kette aus komplexen Gattern, wird im Kapitel 4.8 angegeben. 21.01.2014 99 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Näherungweise läßt sich die Eingangkapazität Cinv durch das Dreifache der Gatekapazität des n-Kanal-Transistors ausdrücken. Es gilt, da der PMOS-Transistor zweimal so weit ist wie ein NMOSTransistor, Cinv>3·CGS. Der fehlende Rest wird von den Gate-Drain- und den Sperrschichtkapazitäten beigetragen. . Wenn in Gleichung 4.3.11k3 der Ausdruck für den äquivalenten Widerstand durch UDD/IDSSat ersetzt wird und für Cinv=CLintern=3∙CGaten gesetzt wird, erhält man für tp0: t p0 1 2 n 3 CGaten U DD W cox U DD U Tn L 3 L2 2 1 2 n U DD U Tn 1 U DD 2 (4.3.11k4) Gleichung 4.3.11k4 zeigt einige wichtige Abhängigkeiten der intrinsischen Gatterlaufzeit tp0. 21.01.2014 100 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Für eine kurze Schaltzeit sollte ein kleines Verhältnis von UT/UDD angestrebt werden. Dies kann mit kleinen Einsatzspannungen erreicht werden. Jedoch sind die erhöhten Leckströme für kleine Einsatzspannungen zu bedenken. Als Alternative können höhere Versorgungsspannungen gewählt werden. DIBL und Zuverlässigkeitsprobleme setzen dem Grenzen. Wird die Versorgungsspannung bewußt verringert, zum Beispiel um die Verlustleistung zu reduzieren, steigt die Gatterverzögerungszeit an. Das Bild 4.3.15 zeigt die prinzipielle Abhängigkeit der Gatterlaufzeit tp von der Versorgungsspannung UDD bei konstanten Einsatzspannungen UTn,p. Zu beachten ist, daß sich Schwankungen der Versorgungsspannung bei kleinen Versorgungsspannungen wesentlich stärker auswirken als bei großen Werten für UDD. 101 21.01.2014 12.1.12 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Nach Gleichung 4.3.11k4 ist die intrinsische Verzögerungszeit von Invertern proportional zu L2. Deswegen sollten die Transistoren möglichst immer mit der minimal zulässigen Transistorlänge ausgelegt werden. Dies hilft auch Chipfläche und Verlustleistung zu sparen. Nach den Regeln für die Strukturverkleinerung mit konstanten elektrischen Feldstärken (siehe Kapitel 2.2.4) verkleinert sich die Gatterlaufzeit um den Faktor S>1, wenn die Lastkapazität im wesentlichen von den Gatekapazitäten bestimmt wird und die Versorgungsspannung ebenfalls mit S skaliert. Mit zunehmender Strukturverkleinerung werden die Schaltungen immer kleiner und deswegen billiger. Zusätzlich verbessert sich auch die Schaltgeschwindigkeit. Handelt es sich um Kurzkanaltransistoren, skaliert die Verzögerungszeit des Inverters und damit auch die Laufzeit von Gattern im Grenzfall der gesättigten Geschwindigkeit mit S>1. Diese Aussagen bezüglich der Abhängigkeiten der Verzögerungszeit tp entsprechen den Zusammenhängen, die die Gleichungen 4.3.7l und m beschreiben. 21.01.2014 102 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.3.3.4 Ringoszillator In der Praxis wird die für eine Technologie typische Gatterlaufzeit tp (Verzögerungszeit) an Hand von Ringsoszillatoren gemessen. Daher wird an dieser Stelle dieses Thema behandelt. Ein Ringoszillator ist eine in sich geschlossene Kette mit einer ungeraden Zahl von Invertern oder Gattern (siehe Bild 4.3.14a). Wegen der ungeraden Anzahl von Invertierungen im Ring kann sich kein stabiler Zustand ausbilden. Die Schaltung oszilliert. Die Periodendauer T ergibt sich aus der Gatterlaufzeit tp und der Anzahl der Gatter N: T 2 N tp (4.3.11.m) Der Faktor zwei folgt aus der Beobachtung, daß jeder Knoten für eine vollständige Schwingung einen 0→1 und einen 1→0 Übergang durchlaufen muß. Diese Gleichung ist nur gültig für den Fall : 2Ntp>> tf+tr. Die Knoten sollen immer den ganzen zur Verfügung stehenden Hub nutzen. Beim Anlegen der positiven Versorgungsspannung UDD könnten sich mehrere Signalwechsel ausbilden, die im Kreis umlaufen. Um dies zu verhindern wird, wie es in Bild 4.3.14b dargestellt ist, ein NandGatter in den Ring geschaltet. Solange das Startsignal des Nand-Gatters auf niedrigem Potential liegt, kann sich keine Schwingung ausbilden. Hat sich eine stationärer Zustand eingestellt, wird das Startsignal an Eins gelegt und es bildet sich eine einzige Schwingung aus. 21.01.2014 103 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bildern 4.3.14a und b. Ringoszillator a. Schema. b. Ringoszillator mit Nand-Gatter zur Unterdrückung von zusätzlichen Schwingungen 21.01.2014 104 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.3.3.5 Dynamischer ZTC-Punkt Im Kapitel 2.2.3.6 wurde der Begriff des statischen ZTC-Punktes (Zero Temperature Coefficient Point) eingeführt. Der statische ZTC-Punkt gibt den Wert der Gate-Source-Spannung an, bei dem der Drainstrom unabhängig von der Temperatur ist. Der ZTC-Punkt eines p-KanalTransistors liegt etwa um 100 mV über demjenigen eines n-Kanal-Transistors. Ähnlich wie die Temperaturabhängigkeit des Drainstroms kann man auch die Temperaturabhängigkeit von Gatterlaufzeiten an Hand von Ringsoszillatoren untersuchen. In Bild 4.3.15 sind typische Verläufe der normierten Frequenz eines Ringoszillators, der aus 17 Invertern aufgebaut wurde, in Abhängigkeit von der Versorgungsspannung und der Temperatur eingezeichnet. Die Inverter enthalten sogenannte REG-Transistoren, die im Kapitel 2.2.10.7 Tabelle 2.2.3 erläutert werden. In einem weiten Bereich ist die Oszillatorfrequenz linear abhängig von der Versorgungsspannung. Es ergibt sich ein Punkt, der dynamische ZTC-Punkt, an dem die Oszillatorfrequenz unabhängig ist von der Temperatur. Beim Vergleich der statischen und der dynamischen ZTC-Punkten fällt aus, daß die dynamischen Punkte etwa 100 mV über dem Durchschnitt der statischen Punkte, der beteiligten n- und p-Kanal-Transistoren liegen. 21.01.2014 105 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bild 4.3.15 Normierte Frequenzverläufe eines 17-stufigen Ringsoszillators in Abhängigkeit von der Versorgungsspannung UDD bei 25 °C und bei 125 °C. Wie in Bild 2.2.21 ergibt sich ein Schnittpunkt, den dynamischen ZTC-Punkt [245]. 21.01.2014 106 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Solange die Versorgungsspannung unter den statischen ZTC-Punkten liegt, erhöhen sich die Drainströme mit steigender Temperatur. Wenn die Versorgungsspannung den Durchschnitt der statischen ZTC-Punkte erreicht oder geringfügig überschreitet, befinden sich die Inverter wegen der endlichen Anstiegs- und Abfallzeiten die meiste Zeit noch in dem Bereich, in dem die Gate.SourceSpannungen unterhalb der durchschnittlichen statischen ZTC-Punkten liegen. Deshalb fließt bei diesen Versorgungsspannungen bei 125 °C mehr Strom als bei 25 °C. Folglich ist der dynamische ZTC-Punkt stets höher als die statischen ZTC-Punkte [245]. In Schaltungen, die auch bei niedrigen Versorgungsspannungen noch korrekt arbeiten sollen, muß daher der dynamische ZTC-Punkt bei der Geschwindigkeitscharakterisierung berücksichtigt werden. In der Verifikationsphase werden die Schaltungen unter ungünstigen Bedingungen simuliert, zum Beispiel bei der höchsten Temperatur und der niedrigsten Versorgungsspannung. Ist UDD – 10 % kleiner als der dynamische ZTC-Punkt, so wird die Gatterlaufzeit bei höheren Temperaturen kleiner. Deswegen muß in diesem Fall bei kleinen Temperaturen getestet werden. Indem man Versorgungsspannungen in der Nähe des dynamischen ZTC-Punktes wählt (UDD≈ZTCdyn), kann man die Temperaturabhängigkeit der Gatterlaufzeit von der Temperatur minimieren. 21.01.2014 107 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Es wurde schon mehrmals von der Verlustleistung gesprochen. Daher wird nun im nächsten Abschnitt die Verlustleistung von digitalen Schaltungen berechnet. Sodann wird erläutert, wie große Lastkapazitäten getrieben werden können. 21.01.2014 108 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.4 Verlustleistung 4.4.1 Einleitung Ein für die Beurteilung einer Schaltung wichtiges Kriterium ist die Verlustleistung. Unter Verlustleistung versteht man die in den Transistoren in Wärme umgesetzte Leistung. Man unterscheidet zwischen dynamischer PDyn und statischer Verlustleistung PStat. Jedesmal wenn Kapazitäten geladen oder entladen werden, wie es für CMOS-Gatter typisch ist, wird dynamische Verlustleistung PC verbraucht. Während der Schaltvorgänge von CMOS- Inverter und CMOS-Gatter leiten gleichzeitig die „pull-up“- und die pull-down“-Pfade. Es fließt vorübergehend ein Kurzschlußstrom (ISC) zwischen UDD und USS. Auch hier handelt es sich um eine dynamische Verlustleistung PSC. Die dynamische Verlustleistung ist proportional zur Schaltaktivität α und zur Taktfrequenz fT. 21.01.2014 109 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Ist die Verlustleistung unabhängig von der Schaltaktivität, wird sie als statisch bezeichnet. Zum Beispiel gibt es CMOS-Logikfamilien, die wie CML (siehe Kapitel 4.8.2.4) der bipolaren Schaltungstechnik nachempfunden sind, die, unabhängig davon welche Potentiale an den Eingängen der Gatter anliegen, einen gleichmäßigen Strom zwischen UDD und Masse aufweisen und somit statische Leistung (PStat) verbrauchen. Der große Vorteil der komplementären CMOS-Logikgatter ist, daß sie keine derartige Verlustleistung haben. Mit kleineren Strukturen treten vermehrt Leckströme auf, die von den zeitlichen Verläufen der Gate-, Drain- und Sourcespannungen abhängen. Somit handelt es sich um eine dynamische Verlustleistung. Da jedoch die von den Leckströmen verursachte Verlustleistung PLeak eines ganzen Moduls oder eines Chips näherungsweise unabhängig von der Schaltaktivität ist, wird diese Verlustleistung oft als statisch bezeichnet. Für Gatter der komplementären CMOSLogikfamilie gilt : P PC PSC PLeak (4.4.1) Zunächst wir die Verlustleistung PC auf Grund von Lade- und Entladevorgängen untersucht. 21.01.2014 110 Integrierte digitale Schaltungen VL 0433 L608 H.Klar 4.4.1 Dynamische Verlustleistung PC aufgrund von Ladevorgängen Jedesmal wenn ein Lastkondensator CL mittels eines p-Kanal-Transistors eines Inverters von Null nach UDD geladen wird, wird der Versorgungsspannungsquelle eine bestimmte Energie entnommen. Ein Teil der Energie wird im p-Kanal-Transistor in Wärme umgesetzt, während der Rest auf der Lastkapazität gespeichert wird. Bei dem anschließenden Entladevorgang wird die gespeicherte Energie im n-Kanal-Transistor verbraucht (siehe Bild 4.3.11). Zunächst wird nur der Ladevorgang betrachtet. Am Eingang des treibenden Inverters wird ein rechteckförmiger Puls angenommen, so daß der n- Kanal- und der p-Kanal-Transistor nicht gleichzeitig Strom leiten können. Die Energie EUDD, die der Spannungsquelle entnommen wird, wenn die Lastkapazität von der Spannung u1 auf die Spannung u2 geladen wird, errechnet sich aus dem Integral über die augenblickliche Leistung: EU DD t2 t1 iU DD (t ) U DD dt U DD C L 21.01.2014 u2 u1 t2 t1 C L U DD dua dt dt (4.4.2a) dua C L U DD u2 u1 111 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Es sei: u u 2 u1 u2 U DD 2 u1 U DD 2 21.01.2014 (4.4.2b) u 2 u (4.4.2c) (4.4.2d) 2 112 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Für die während des Aufladevorgangs der Versorgungsspannungsquelle entnommene Energie EUDD gibt es, indem man die Ladungsänderung QC auf der Lastkapazität einführt, eine interessante Interpretation, nämlich: EU DD 21.01.2014 QC u (4.4.2a1) 113 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Die Energie EC, die auf dem Kondensator CL gespeichert wird, berechnet sich zu: EC t2 t1 CL EC 21.01.2014 iU DD (t ) ua (t ) dt u2 u1 ua dua 1 CL U DD 2 t2 t1 dua CL ua dt dt 1 CL u22 u12 2 (4.4.2e) u 114 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Nur die Hälfte der Energie, die der Spannungsquelle entnommen wird, wird auf der Kapazität CL gespeichert. Die andere Hälfte wird im p-Kanal-Transistor im Wärme umgewandelt. Der Energieverlust ist unabhängig von der Dimensionierung des Transistors und damit vom äquivalenten Widerstand des Transistors. Der Energieverlust ist auch unabhängig davon, ob im „pull-up“-Pfad, wie in Logikgattern, Transistoren parallel oder in Serie geschaltet sind. Während des Entladevorgangs wird die Ladung vom Kondensator entfernt und die gespeicherte Energie im n-Kanal-Transistor verbraucht. Wiederum ist die verbrauchte Energie unabhängig von der Größe des Transistors. Während eines Schaltzyklus, bestehend aus einem Lade- und einem Entladevorgang, wird eine bestimmte Energie - CL·UDD(u2-u1) – in Wärme umgesetzt. 21.01.2014 115 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Meistens wird der durch die Versorgungsspannung UDD, maximal zur Verfügung stehende Signalhub voll ausgeschöpft, da dadurch eine hohe Störsicherheit erzielt werden kann. Somit gilt: u U DD EU DD EC (4.4.2f) 2 CL U DD (4.4.2g) 1 2 CL U DD 2 (4.4.2h) Soll die Verlustleitung angegeben werden, muß in die Rechnung die Häufigkeit der Schaltvorgänge eingehen. Mit wird die Wahrscheinlichkeit für einen 0→1 Signalwechsel pro Taktperiode bezeichnet. hat Werte zwischen etwa 1/10 und maximal ½. Da während einer Taktperiode nur eine Eins oder Null eingegeben werden kann und während der nächsten Taktperiode eine Null beziehungsweise eine Eins, folgt für die maximale Signalfrequenz fS=fT/2. Aus Gleichung 4.4.2h ergibt sich: 21.01.2014 116 VL 0433 L608 PC Integrierte digitale Schaltungen fT CL U 2 DD H.Klar (4.4.2i) fT Taktfrequenz fS = ·fT fS bezeichnet die durchschnittliche Frequenz der Aufladevorgänge PC gibt die durchschnittliche dynamische Verlustleistung an, die anfällt, wenn ein Inverter oder ein Gatter eine Lastkapazität lädt. Diese Verlustleistung ist quadratisch von der Versorgungsspannung und linear von der durchschnittlichen Häufigkeit fS der 0→1 Signalübergänge und der Lastkapazität CL abhängig. 21.01.2014 117 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Es besteht ein fundamentaler Zielkonflikt. Einerseits möchte man möglichst wenig Energie verbrauchen. Andererseits bedeutet dies nach Gleichung 4.3.11k4 und Bild 4.3.15, daß die Gatterlaufzeit ansteigt. Schnelle Schaltungen bedingen hohe dynamische Verlustleistungen. Es gibt mehrere Gütekriterien, die den Vergleich verschiedener Realisierungen von Logikschaltungen ermöglichen sollen. Zunächst ist das Verlustleistungs-Verzögerungszeit-Produkt PDP=PC∙tp zu nennen, das in der Literatur häufig angegeben wird. Es enthält beide abzuwägende Größen, aber es beschreibt nur die für die Ausführung einer Logikfunktion notwendige Energie. Für einen Vergleich ist das Energie-Verzögerungszeit-Produkt EDP=PDP∙tp=PC∙tp2 besser geeignet. Dieses Gütemaß gibt an, wieviel Energie für eine bestimmte Laufzeit aufgewendet werden muß. Schließlich gibt es noch das Gütemaß PC2∙tp, das die Energie stärker bewertet. Allen genannten Gütemaßen ist gemeinsam, daß sie nicht den Flächenbedarf für eine bestimmte Realisierung enthalten. Im Kapitel 7.2.2 wird daher dieses Thema nochmals aufgegriffen. 21.01.2014 118 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.4.3 Dynamische Verlustleitung PSC aufgrund von Querströmen Bei den folgenden Überlegungen wird nun angenommen, daß am Eingang des Inverters, der eine Lastkapazität entlädt, beziehungsweise lädt, realistische Pulse mit endlichen Anstiegs- und Abfallzeiten anliegen. Beide Transistoren leiten nun während der Schaltvorgänge; es fließt ein Querstrom von UDD nach Masse. An Hand von Simulationen hat man festgestellt, daß die Querströme davon abhängen, wie schnell die Signalwechsel am Eingang des Inverter erfolgen. Beispielsweise soll ein Inverter mit symmetrischer Kennlinie (Wp=2·Wn) eine Lastkapazität von 250 fF entladen. Bei den Simulationen des Entladevorgangs wird die Anstiegszeit tr variiert. Bild 4.4.1 zeigt die Ergebnisse der Simulationen. Dargestellt sind die Verläufe der Querströme ISC, der Entladeströme IC, mit denen der Kondensator entladen wird und der Gesamtströme IDD während der Schaltvorgänge. Es wurde eine 1,0 μm Technologie zu Grunde gelegt. Man sieht deutlich, daß die Energie und damit die Verlustleistung aufgrund der Querströme dann minimal ist, wenn die Eingangsspannung sich schneller ändert als die Ausgangsspannung. Denn dann beträgt die Energie aufgrund des Querstromes nur 7,5 Prozent der Gesamtenergie des Entladevorgangs. 21.01.2014 119 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Ändern sich die Ein- und Ausgangssignale etwa gleich schnell, steigt der vom Querstrom verursachte Anteil auf 11 Prozent an. Dagegen, wenn der Eingangssignalwechsel wesentlich langsamer als der Ausgangsignalwechsel erfolgt, erreicht die Verlustleistung aufgrund des Querstromes 37 Prozent der gesamten Verlustleistung. Entsprechend des höheren Anteils, der vom Querstrom verursacht wird, steigt die gesamte Verlustleistung an. Man sollte um Verlustleistung zu sparen also darauf achten, daß am Eingang eines Gatters das Signal schneller oder mindestens gleich schnell als am Ausgang wechselt. Integriert man den Querstrom ISC über die Schaltzeit, erhält man die Ladung QSC (siehe Bild 4.4.3a). Vernachlässigt man die Leckströme, errechnet sich die gesamte Energie ET beziehungsweise die gesamte Verlustleistung Ptot zu: ET QC Ptot 2 QSC U DD fT CL U DD 2 QSC U DD PDyn 21.01.2014 PSC (4.4.2j) (4.4.2k) fT ET , AC 120 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Beide Verlustleistungsarten, PDyn und PSC, sind von der Schaltaktivität ·fT abhängig und werden deswegen als dynamische Verlustleistungen bezeichnet. Die Ladung QSC muß für den Aufladeund für den Entladevorgang berücksichtigt werden. Es gibt noch eine weitere Quelle für die dynamische Verlustleistung, nämlich „falsches Schalten“ (glitches). Dieses Thema wird im Kapitel 4.8.2.1.4 behandelt. 21.01.2014 121 Integrierte digitale Schaltungen VL 0433 L608 1 .0 V in U Vout U in C C kn a kn Tr U T t HHLL UV U in II V in I I d d , to t DD IC a Vout II SSCC t t tr Tr UV THL t HL U U in II V in I d d , to t IC Vout II SSCC tt tr Tr tT HHLL UV UV oau t Bild 4.4.1 I SC tt t f , Vt P r o cess ! tf , U m, w p Pr ozess Vdd / 2 8 U t DD / 2 UM=UDD/2 m 4Cµm2 5 ,0 W fF p C 250 fF E to t 6 .8 0 p J E tot E SC E SC 6 . 80 pJ 0 . 51 pJ 7 .5 % 7 .5 % E Etotto t E ESCS C 7 .0 9 p J 8 µm 0 .5 1 p J 7 . 09 pJ 0 .0 8 0. 80 p J pJ 1 1 .2 % I I SC 4 11 . 2 % tt II UV inin wn tt I DD a k p, tr k p,tr Wn tr m CMOS 1 . 0 µmCMOS ! ! H.Klar I d d DD , to t IC IC tt E to t 9 .9 8 p J E tot E SC E SC 3 .6 9 p J 9 . 98 pJ 3 . 69 pJ 3 6.9 % 36 . 9 % Verläufe des Ladestroms IC, der Querstroms ISC und des Gesamtstroms IDD in Abhängigkeit von der Anstiegszeit tr am Eingang des Inverters.tr=tf; Wn= 4 μm; Wp=8 μm, CL=250 fF; 1,0 μm CMOS-Prozeß 21.01.2014 122 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.4.4 Verlustleistung PLeak auf Grund von Leckströmen In den Kapiteln 2.2.5 bis 2.2.8 wurde verschiedene Mechanismen besprochen, die zu Leckströmen führen. Mit immer feineren Strukturen nehmen die Leckströme zu. Die Leckströme sind von den zeitlichen Verläufen der Gate-, Drain- und Source-Spannungen abhängig und führen somit zu einer dynamischen Verlustleistung. Da diese Verlustleistung, wenn die Gatter ständig schalten, kleiner ist ais als die Verlustleistung PC auf Grund von Lade- und Entladevorgängen und der Verlustleistung auf Grund von Querströmen PSC stellt sich das Problem, wie diese Verlustleistung gemessen werden kann. Pro Taktperiode schalten in Prozessoren nur ein Bruchteil der Gatter, der weitaus größere Anteil ist in Ruhestellung. Daher ist es verständlich, daß in modernen Prozessoren die Verlustleistung wegen der Leckströme in der gleichen Größenordnung ist wie die dynamische Verlustleistung (PDyn und PSC, siehe Bild 4.4.2). Heute werden vermehrt technologische und schaltungstechnische Maßnahmen ergriffen, um die Verlustleistung auf Grund von Leckströmen zu minimieren (siehe Kapitel 2.2.11 und 4.8.4). Neben Mikroprozessoren gilt dies besonders für integrierte Schaltungen, die in tragbaren Geräten eingesetzt werden sollen. 21.01.2014 123 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bild 4.4.1 Extrapolation der Trends der Leistungsaufnahme durch aktive Schaltvorgänge und und Unterschwellenströme von IS für Höchstgeschwindigkeitsanwendungen bei 25 °C. Bei erhöhter Temperatur und unter Einbeziehung von Gateleckströmen erreichen die Leckströme die aktive Leistungsaufnahme viel früher [248]. 21.01.2014 124 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Es wurde bereits das Problem angesprochen, wie die Verlustleistung PLeak auf Grund von Leckströmen gemessen werden kann. Die Schwierigkeit rührt daher, daß bei hoher Schaltaktivität die Verlustleistungen PDyn und PSC gegenüber Pleak dominieren. Eine Meßmethode wäre mittels „clock gating“ die Takte anzuhalten und so die verbleibende Verlustleistung zu messen. Auf diese Weise erhält man jedoch nur einen Schnappschuß und man mißt eine statische Verlustleistung. Man müßte mehrmals unter möglichst verschiedenen Bedingungen die Takte anhalten und so charakteristische Mittelwerte finden. Dies ist notwendig, da die Leckströme von der jeweiligen Aufgabe abhängen. Man muß also einen Mittelwert aus mehreren Messungen von statischen Verlustleistungen ermitteln. Daher spricht man davon, daß die Leckströme eine statische Verlustleistung verursachen. Die Alternative besteht darin, den zu untersuchenden Schaltungsblock bei unterschiedlichen Taktfrequenzen zu betreiben. In den Bildern 4.4.3a und b sind die Verhältnisse für zwei Signalfrequenzen schematisch dargestellt. Bei der hohen Signalfrequenz überwiegen PDyn und PSC, gegenüber PLeak, während bei niedrigeren Frequenzen die beiden Anteile eher gleich groß erscheinen. Für das Verständnis dieser Meßmethode ist es nützlich die gesamte Energie ET oder die gesamte Verlustleistung Ptot pro Periode der Signalfrequenz zu betrachten. Aus den Gleichungen 4.4.2j und 4.4.2k folgt: 21.01.2014 125 VL 0433 L608 Integrierte digitale Schaltungen H.Klar T1 1 / f1 Vout IVDD QC QSC t QL t Bild 4.4.3a Verläufe von Strömen, die PC, PSC und PLeak verursachen, bei einer niedrigen Signalfrequenz f1. 21.01.2014 126 VL 0433 L608 Integrierte digitale Schaltungen H.Klar T2 1 / f 2 Vout IVDD t t Bild 4.4.3b Verläufe von Strömen, die PC, PSC und PLeak verursachen, bei einer höheren Signalfrequenz f2. 21.01.2014 127 VL 0433 L608 ET Ptot QC QLeak Integrierte digitale Schaltungen 2 QSC U DD fT CL U DD 2 QSC U DD fT ET , AC PDC H.Klar (4.4.2l) I Leak U DD (4.4.2m) Man sieht, daß PDyn und PSC linear von der Signalfrequenz beziehungsweise von der Taktfrequenz, abhängig sind. Für die Messung wird vorausgesetzt, daß diese Anteile dominieren. Verbindet man die Meßwerte für die verschiedenen Frequenzen, erhält man eine Gerade, deren Steigung durch ET,AC gegeben ist. Extrapoliert man diese Gerade zu dem Punkt fS=fT=0, erhält man die gesuchte Verlustleistung PLeak =PDC (siehe Bild 4.4.4), da an dieser Stelle gilt: PDyn=PSC=0. Diese Methode hat den Vorteil, daß sie auch einen Wert für Pleak während der Schaltvorgänge liefert. Somit wird PLeak bei realistischeren Temperaturen gemessen. 21.01.2014 128 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Ptot Ptot @ f 2 slope ET , AC Ptot @ f 1 PDC f1 f2 f Bild 4.4.4 Bestimmung der Verlustleistung PLeak=PDC mit der „Zwei-Signalfrequenz-Methode“. 21.01.2014 129 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.5 Treiberschaltungen 4.5.1 Einleitung In Kapitel 4.3.3.3, Gleichung 4.3.11k3, wurde bereits gezeigt, daß ein großes Verhältnis von Lastkapazität zu Gatekapazität stark die Verzögerungszeit der Gatter erhöht. Auch mit günstigen Chiparchitekturen lassen sich nicht immer große Lastkapazitäten vermeiden. Beispiele sind die Verteilung von Takt- oder Kontrollsignalen, das Lesen von Daten aus „onchip“-Speichern und deren Weiterleitung auf Bussen oder das Treiben von Verbindungsleitungen zwischen den Chips. In allen diesen Fällen müssen unter anderem große Lastkapazitäten innerhalb einer vorgegebenen Zeit geladen werden. Da üblicherweise die Transistoren um Chipfläche und Verlustleistung zu sparen mit minimalen Weiten und Längen dimensioniert werden, ergibt sich das Problem große Lastkapazitäten an kleine Gatekapazitäten anpassen zu müssen. Dieser Punkt wird zuerst behandelt. Dann wird besprochen, wie man verhindert, wenn mehrere Sender und Empfänger an einem Bus hängen, daß die Sender sich gegenseitig stören. 21.01.2014 130 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.5.2 Inverterkette Intuitiv scheint es richtig zu sein, wenn ein minimal dimensionierter Inverter einen um den Faktor f Größeren treibt und dieser wiederum einem um den Faktor f Größeren, solange bis der letzte Inverter an die Lastkapazität angepaßt ist ( Bild 4.5.1). Vernachlässigt man die Lastkapazitäten der Verbindungsleitungen, so zeigt Gleichung 4.3.11k3, daß ein Inverter 1, der einen um den Faktor f größeren Inverter 2 treiben soll, näherungsweise (f+1≈f) eine Verzögerungszeit f·tp0 benötigt. Wenn eine Kette mit N Stufen verwendet wird, beträgt die Verzögerungszeit tpK der Kette entsprechend Gleichung 4.2.11k3: t pK 21.01.2014 N t p 0 (1 f ) N t p0 f (4.5.1a) 131 VL 0433 L608 tp0 f tpK N Integrierte digitale Schaltungen H.Klar intrinsische Verzögerungszeit CLextern=0 Vergrößerungsfaktor CLextern,i+1/Cinv,i≈Wi+1/Wi für minimales L Verzögerungszeit der gesamten Kette Anzahl der Stufen 21.01.2014 132 Integrierte digitale Schaltungen VL 0433 L608 H.Klar Mit jeder Stufe wird eine um den Faktor f größere Zwischenlastkapazität geladen, das heißt nach N Stufen eine um fN größere Last. Benutzt man einen kleinen Vergrößerungsfaktor f, so ist die Verzögerungszeit pro Stufe klein, aber man benötigt viele Stufen. Umgekehrt erfordert ein großer Faktor f nur wenige Stufen, aber mit größeren Verzögerungszeiten. Gesucht wird der optimale Vergrößerungsfaktor f [125]. Bei minimalen Kanallängen gilt: CL fN Cinv(min) ln N Wi 1 Wi N (4.5.2a) CL Cinv,min (4.5.2b) ln f Die Verzögerungszeit pro Stufe beträgt f ·tp0. Für die Kette aus N Stufen ergibt sich: 21.01.2014 133 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bild 4.5.1 Konventionelle Inverterkette mit konstanten Vergrößerungsfaktor f und konstanten Anstiegs- und Abfallzeiten tr,f. 21.01.2014 134 Integrierte digitale Schaltungen VL 0433 L608 ln N f t p0 CL Cinv,(min) ln f H.Klar (4.5.3) f t p0 Die Verzögerungszeit der Kette ist also proportional zum Logarithmus CL/Cinv. In Bild 4.5.2 ist f/lnf als Funktion von f dargestellt. Die Verzögerungszeit der Kette ist für f=e2,71 minimal. Da der Kurvenverlauf nach Bild 4.5.2 ein breites Minimum aufweist, können auch größere Werte für f gewählt werden. Für f=e folgt aus Gleichung 4.5.2b für die Anzahl der Stufen: N ln 21.01.2014 CL Cinv,min (4.5.2c) 135 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Abb. 4.5.2. Darstellung der Funktion f/ln(f) 21.01.2014 136 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bisher wurde nur danach gestrebt, die Verzögerungszeit möglichst klein zu halten. Nun soll auch die Verlustleistung in die Überlegungen einbezogen werden. Bild 4.5.3 zeigt die Verzögerungszeit tp und die dynamische Verlustleistung in Abhängigkeit vom Vergrößerungsfaktor f. Zunächst fällt auf, daß das Minimum der Verzögerungszeit bei etwa f=4 liegt. Die Ursache hierfür ist, daß bei der vorangehenden Ableitung die interne Lastkapazität CLintern vernachlässigt wurde. An dieser Stelle muß auf Kapitel 4.8.2.1.2 verwiesen werden, in dem die Kettenschaltung von komplexen Gattern behandelt wird. In diesem Kapitel wird das Thema vertieft und in einen breiteren Rahmen gestellt. Wählt man einen wesentlich größeren Faktor f, verringert sich die Zahl der notwendigen Stufen. Damit sinkt auch die Verlustleitung. Erhöht man den Faktor f von vier auf zehn, nimmt die Verzögerungszeit nur um den Faktor 1.18 zu, während die Verlustleistung um den Faktor 2,35 kleiner wird. Eine geringfügige Erhöhung der Schaltgeschwindigkeit bedingt eine erhebliche Abnahme der Verlustleitung. Daher sollte geprüft werden, ob größere Vergrößerungsfaktoren für f zwischen zehn und zwölf zulässig sind. 21.01.2014 137 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Die Verlustleistung kann man weiter reduzieren, wenn man sich daran erinnert, daß die Eingänge wegen des Querstromes schneller schalten sollen als die Ausgänge. Man wählt daher nicht für alle Stufen einen konstanten Vergrößerungsfaktor f, sondern man läßt den Faktor f von Stufe zu Stufe größer werden, also f1<f2<f3… [177]. 21.01.2014 138 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bild 4.5.3 Verzögerungszeit tp und Verlustleistung P in Abhängigkeit vom Vergrößerungsfaktor f 21.01.2014 139 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Aus dem bisher gesagtem lassen sich einige Regeln, mit denen die Verlustleistung verringert werden kann, aufstellen. • Erzwinge Lokalität, das heißt wenigstens für häufig wechselnde Signale sollten lange Leitungen vermieden werden. Logisch zusammengehörende Gatter sollten auf dem Chip nebeneinander liegen. • Reduziere die Zahl der Pegeländerungen am Ausgang eines Gatters bis der Endwert erreicht ist. Dies kann zum Beispiel dadurch erreicht werden, daß die verschiedenen Eingangssignale gleichzeitig eintreffen. • Verwende, wann immer es möglich ist, minimal dimensionierte Transistoren. • Wähle für den Vergrößerungsfaktor f Werte zwischen zehn und zwölf, sowie eine Zunahme des Faktors f von Stufe zu Stufe. 21.01.2014 140 VL 0433 L608 Integrierte digitale Schaltungen H.Klar 4.5.3 Tristate-Treiber Mit einem Bussystem werden mehrere Sender und Empfänger verbunden. Entsprechend dem jeweiligen Bedarf wird ein Sender ausgewählt, der Informationen an einen oder mehrere Empfänger übermitteln soll. Die Empfänger belasten das Bussystem nur kapazitiv. Die Sender, die aus Gattern und einem Inverter zum Treiben von langen Leitungen bestehen, weisen am Ausgang eine leitende Verbindung zu einem der Versorgungspotentiale UDD oder USS auf. Daraus folgt, daß die nicht benötigten Sender einem gewünschten Signalwechsel auf einer Busleitung entgegenwirken können. Es wird daher ein zusätzlicher Zustand für die Ausgangsinverter benötigt, in dem sichergestellt ist, daß die „pull-up“- und „pull-down“-Pfade unterbrochen sind. Man sagt, daß der Ausgang im hochohmigen Zustand sein soll. 21.01.2014 141 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bild 4.5.4 Tristate-Treiberschaltung. a. Logikschaltbild der ersten Variante, .b. Wahrheitstabelle der ersten Variante 21.01.2014 142 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Bild 4.5.4 c zweite Variante mit weniger Transistoren 21.01.2014 143 VL 0433 L608 Integrierte digitale Schaltungen H.Klar Der hochohmige Zustand wird erreicht, indem man mittels eines Signals „enable“ (Equer ) und zusätzliche Gatter das Gate des n-Kanal-Transistors an Masse und das Gate des p-KanalTransistoprs an UDD legt. Somit sperren beide Transistoren der Treiberstufe (Bild 4.5.4a und b). Ein schaltungstechnische Variante, die weiniger Transistoren benötigt zeigt Bild 4.5.4c. Eine weitere Lösung für das Tristate-Treiberproblem ist die Verriegelungsschaltung nach Abb. 4.7.9. Man muß nur das Taktsignal durch das Steuersignal enable (E) ersetzen In manchen Fällen will man frei wählen können, ob ein Gatter, das übereinen Bus mit anderen Gatter verbunden ist, als Sender oder als Empfänger wirksam wird. In diesem Falle benötigt man eine bidirektionale Treiberstufe (siehe Bild 4.5.5). Neben der bekannten Tristate-Treiberstufe, die nun vom Signal „read enable“ (R) gesteuert wird, braucht man einen zusätzlichen Signalpfad für die einzuschreibenden Daten. 21.01.2014 144 Integrierte digitale Schaltungen VL 0433 L608 Uin H.Klar Ua M1 UDD write W enable read R enable USS Ua Bus Uin Bild 4.5.5 Bidirektionale Treiberschaltung 21.01.2014 20.1.11 145
