Proseminar „Statische CMOS

Proseminar „Statische CMOS -Schaltungen“
Thema: CMOS-NAND-Gatter
Gehalten von: Yue Junshan
Matri-Nr: 61791
Informatik 6 Semester
Prof. Dr. Zehendner
SS 2005 – FSU Jena
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Inhaltsverzeichnis
1. Einführung
2. Komplexe Logik- Funktionen
3. CMOS NAND Gatter
3.1 Der allgemeine Aufbau
3.2 DC Charakteristik
3.3 Transiente Eigenschaften
3.3.1 Output Ladungszeit
3.3.2 Output Entladungsverzögerung
4. COMS Gatter Design
5. N- Input NAND
6. Literatur
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1. Einführung
Computer arbeiten nur deshalb „elektronisch“, weil sich so logische Verknüpfungen leicht
realisieren lassen. Eine Schaltung, die logische Verknüpfungen realisiert, d.h. aus einer oder
mehreren binären Eingangsgrößen eine binäre Ausgangsgröße erzeugt, wird Gatter.
Abbildung 10
Der erste integrierte Schalkreis von 1958
Erst im Jahre 1958 erkennt D.C. Mueller von dem Bell Laboratories in seinem Artikel
„Transistors: A survey of their Applications in the Computer Field“, dass der Transistor
aufgrund seiner Zuverlässigkeit, seiner geringen Abmessungen, seines geringen
Energieverbrauchs, sowie aufgrund seiner Charakteristik, die ihn als ideale Realisierung
eines Schalters auszeichnet, besonders als Grundbauelement für Computer geeignet ist.
Ein Aspekt von CMOS Gatter ist bei der Erstellung vom Schaltkreis gekommen, um Funktionen
auf Verwendung von Basisfunktionen zu implementieren. Diese Technologie unterscheidet sich
deutlich beim Entwurf digitaler CMOS von der klassischen Technologie. Seitdem ist die
Beziehung zwischen logischen Funktionen und dem entsprechenden Schaltkreis sehr enger
geworden. Ein Statische Logik Gatter ist ein solcher Schaltkreis, der gute Ausgabe bringt, wenn
die Eingabe stabil ist und keine Umschaltungszeit benötigt. Statisches CMOS Gatter sind relativ
einfach zu entwerfen und verwenden. Im Folgenden betrachten wir zunächst die grundlegenden
logischen (Bool'schen) Verknüpfungen und lernen dann in einem weiteren Abschnitt ihre
Realisierung mit elektronischen Mitteln kennen .
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2. Komplexe Logik- Funktionen
CMOS Gatter liefert Funktionen, die auf Verwendung von primitiven Operationen wie NOT,
AND order OR. Betrachten wir eine 3- stellige Funktion mit der Eingabe a, b und c. Wir können
eine Funktion konstruieren.
Diese Funktion ist ein Beispiel für AOI (and- or- invert) Gleichung, die sich in der Kategorie
von komplexen Funktionen befindet. Wenn wir die Anordnung der logischen Operationen
umkehren und das De Morgan Regel benutzen , erhalten wir einen Ausdruck für OAI- Funktion.
Es ist klar, dass die Funktion f und g zueinander verknüpft sind.
Komplexe Logik- Gatters basieren auf COMS- Inverter. Wir wissen schon, dass die n- FET und
p- FET als Zugangstransistoren gesetzt werden. Mit der Betrachtung des Schaltkreises in der
Abbildung 2.1 ist es klar, dass der Eingangstrom Vin des Verhaltens der beiden Transistoren
stimmt. In der schaltungstechnischen Realisierung werden den zwei Elementen meist
Spannungen zugeordnet: z.B.: - die Spannung +5V bedeutet eine 1,
- die Spannung 0V ('Masse') bedeutet eine 0
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(Abbildung 2.1 Operation des CMOS Inverter Schaltwerks)
Wenn Vin = 0v ist, ist p- FET geschaltet, dann ist Vout = VDD. Wenn Vin = VDD, ist n- FET
geschaltet, d.h. Vout = 0v. Das sind die Basiselemente von Logikgattern. Mit dem Inputstrom Vin
kann man den Ausgang entweder mit der Erde oder mit VDD verbinden. Für Inverter existiert nur
ein Leitungspfad in einer Zeiteinheit, während der Ausgang gleichzeitig mit VDD und Erde
verbunden ist.
Um einen Komplex- Logik- Gatter zu konstruieren, lassen wir eine Menge von n- FETs bzw. p
- FETs statt einem einfachen n- FET bzw. p- FET umtauschen, wir müssen aufpassen, dass die p
- FETs und die n- FETs zueinander komplementär sind. Das bedeutet, dass wenn wir das Array
von n- FETs ausschalten, bleiben die p- FETs offen.
Die Struktur eines Komplex- Logik- Gatters kann in folgenden Schritten konstruiert werden.
1. Für jede Eingabe wird ein komplementäres Paar benötigt.
2. Umtauschen eines einfachen n- FET durch einen Array von n- FETs, der mit der Erde
verbunden sind.
3. Umtauschen eines einfachen p- FET durch einen Array von p- FETs, der mit VDD
verbunden sind.
4. Entwerfen das n- FETs bzw. p- FETs Schaltwerks, so dass nur ein Schaltwerk für die
Inputkombination aktiviert ist.
Das Ergebnis ist in der Abbildung 2.2 gezeigt.
Abbildung 2.2: Allgemeine Struktur eines CMOS Logik Gatters
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3. CMOS NAND Gatter
3.1 Der allgemeine Aufbau
Ein CMOS NAND Gatter besteht aus zwei NAND Gatters, die wir bereits kennen gelernt haben.
Die NAND2 Operation wird durch die Logik- Funktion beschrieben:
Die Abbildung 2.3 zeigt uns das Schaltsymbol und die Wahrheitstabelle für boolesche Variablen
A und B eines NAND2- Gatters.
Abbildung 2.3: NAND2 Symbol und Wahrheitstabelle
Die allgemeine Operation verwendet folgende Umschaltungslogik.
(a)Logik 1 Output
(b) Logik 0 Output
Abbildung 2.4: Allgemeine Operation mit Logik- Switch
Konstruieren wir eine CMOS- Schaltung, die diese einfache Funktion liefert, brauchen wir zwei
komplementäre Paare. Das Paar steht für die Inputs A und B und es erzeugt ein n- FET Array
und ein p- FET Array abhängig von dem Ausgang. Das Output ist genau dann gleich null, wenn
die beiden Inputs den logischen Wert 1 besitzen. Mit anderem Wort bedeutet das, dass die
Ausgangsspannung Vout = 0v ist, wenn und genau dann wenn die Eingangsspannung Vin, A = VDD
= Vin, B ist. Diese Realisierung ist in der Abbildung 2.5 gezeigt.
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Abbildung 2.5: CMOS NAND2 Logik Gatter und seine Werttabelle
Die logische Operation obiger Schaltung kann durch das Ergebnis zurückgeführt werden.
Betrachten wir die Reihenschaltung von n- FETs MnA und MnB. Wenn Vin, A und Vin, B gleich
VDD sind, dann sind die n- FET Transistoren aktiv während der beiden p- FET Transistoren in
Ruhezustand, folglich ist Vout mit der Erde verbunden, also Vout = 0v. Wenn Vin, A oder Vin, B
gleich 0v ist, dann gibt es keinen Pfad zur Erde, sondern Vout = VDD.
Vereinfachen wir die logische Schaltung zur logischen Operation, indem wir ordnen VDD mit
dem logischen „1“ und die Erde mit dem „0“. Vereinfachen wir weiter die beiden Eingänge mit
A und B. Das Ergebnis findet man in der Abbildung 2.6.
Abbildung 2.6: Logische Operation von NAND2 Gattern
Der Output ist eine logische Funktion „OR“ zwischen den p- FETs und den n- FETs.
Kürzen wir diese Formel mit DeMorgansche Regel, haben wir folgenden logischen Ausdruck.
Offensichtlich ist das eine NAND Operation.
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3.2 DC und Transiente Charakteristik
Die Eigenschaft eines DC (direct current, Gleichstrom) Transfers hängt von der Kombination der
Eingabe ab. Es gibt drei Kombinationen von Input,so dass das Resultat des Stromes in dem
Output von einem hochen Zustand bis einem niedrigen Zustand verändern kann. Die drei
Möglichkeiten sind:
Vin,A=Vin,B gleichzeitig umstiegen von 0V bis VDD.
Vin,A=VDD,wenn Vin,B von 0V bis VDD umsteigt.
Vin,B=VDD,wenn Vin,A von 0V bis VDD umsteigt.
Der interne Knoten X zwischen den Reihen verbundeten n-FETs führt zu einem Unterschied der
obigen gesprochenden drei Möglichkeiten. Das Ergbnis findet man in der Abbildung 2.8
Abbildung 2.7: VTC von NAND2 Gatter
Wenn die Inputströme Vin,A und Vin,B gleichzeitig mit der Erde verbinden, dann ist
VGSA= Vin,A VDSB ; VGSB = Vin,B . Zur Errichtung der Leitung durch die Kette muss VGS >
VTn. Auf diese Weise der Schwellestrom der Transistoren gilt:
V TnA =V T0n+
VTnB = V T0n
2|
F|+VDSB
2|
F|
)
d.h die Anschaltungsfähigkeit von MnA ist schweriger als MnB.
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Abbildung 2.8: Strom in der NAND2 Schaltung
Die Beobachtung der Plazierung von beiden komplementären nMOS-pMOS zeigt den
Charakter der drei Schalter-Kombinationen des Inputs deutlich.
Man kann den Wert des Schwellestromes VI von Gatter in diesem Fall berechnen. Wenn die
Inputs zusammen verbinden, dann ist die Berufung des Wertes von VI entsprechenden
Schaltkreis von eigentlicher Inverter .
V in,B = V in,A = VI = V out VSGp = VDD - VI = VSDp
Konstrurieren wir den Strom des Source-Gatters in beiden pFETs, so dass die MpB und MpA,
die die beide gleich leitfähigkeit ßp haben, Sattigung sind.
IDpA = I DpA = ßp/2 (VDD - VI -
VTP
)2
Aber die nFETs sind ein bisschen kompliziert. Wegen unserer einfachen Ignorierung der
Schwellespannung von nFET führt zu VTnA
VTnB und dem gleichen Verhältnis beider
Transistoren-Leitfähigkeit ßn . So müssen wir zuerst den Zustand von jedem nFET (satt oder
nicht satt) bestimmen. Dann berechnen wir den Wert vom Source-Strom (VGSA = VI - VDSB
VGSB = VI) , wenn KVL die Addition für den drain-source-Strom an dem Output benutzt werden
kann
(VDSA + VDSB = VI).
Seitdem ist der Sättigungstrom Vsat,A=(VGSA- VTn), können wir eine automatische Sattigung
(VDSA>Vsat) sehen .Auf diese Weise können wir MnA in dem satten Modell abschliessen
(IDnA = ßn(VI-VDSB-VTn)2 2).
Das andere nFET-MnB hat einen gate-source-Strom (VGSA=VI),der grösser als MnA ist. Aus
diesem Grund bekommen wir einen Sättigungstrom Vsat,B=(VI-VTn) stärkeren als Vsat,A . Weil
MnA und MnB mit Reihe verbinden, müssen die beide Transistoren den gleichen Stromwert:
IDA=IDB haben. Aber die Transistoren haben die gleiche leitfähigkeit ßn , d.h. MnB wird in der
nicht satter Region verbunden
(IDnB = ßn [2(VI - VTn)VDSB-VDSB2 ] 2).
Um dem Gatterstrom VI zu berechnen,wenden wir den gleichen Stromwert IDn=IDnA=IDnB an, der
durch die Kette von nFET fliesst, und vereinfachen wir ersetzende VDSB in der IDnB Gleichung
durch die IDnA Gleichung.Dann kann die Formel von VI bekommen :
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Der Wert von VI bestimmt durch das Verhältnis von (ßn ßp) .In Kapitel 3 haben wir schon die
Gleichung von VM gewissen:
Vergleichen wir die beide Gleichungen,wird nur die Differenz ,die den Faktor (1/2) vor der
quadratischen Wurzel ist, deutlich gesehen.Wenn wir den gleichen Wert für (ßn/ßp) in beiden
obigen Gleichungen benutzen,dann ist der Wert von der Gleichung VI grösser als VM .Dies kann
zu einer Vergrösserung des Widerstandes,der zwischen dem Output und der Erde ist,in den
Reihe-bindeten nFETs führen.
Durch die Abbildung 2.8 können wir den gleichen Schaltkreis für die Fälle (iii) und (ii) benutzen.
Aber die beide Berechnungen sind ein bisschen schleppend und werden sich nicht gleich
repoduziert. Das meiste wichtige Resultat des Schaltzustandes von einzigem Input ist die
Verschiebung der beide Eingaben zu diesen (simultaneous switching) Zustand, d.h Vin,A=Vin,B
steigt gleichzeitig von 0V bis VDD um.Weil die Anschaltfähigkeit von MnB leichter als von MnA
ist, dann führt zu einem Differenz zwischen die angewandete Spannung und VGSA.
Abbildung 2.8: NAND2 VTC der Anzeige mit verschiedener Möglichkeiten
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3.3 Transiente Eigenschaften
Die voraussichtliche Schaltzeit kann man durch die Kapazität ausrechnen. Mit der Betrachtung
des Schaltkreises in der Abbildung 2.9 ist es klar:
CFET = CGDnA + CGDpA + CGDpB + CDBnA + CDBpA + CDBpB
CL= Cline + CFO
CX = CGSnA + CGSnB + Cn+
Abbildung 2.9: Der Beitrag von Kapazität im NAND2 Gatter
Cn+ ist die Gesamtsumme von Kapazität im drain-source Region, die zwischen der reihe-bindeten
nFETs ist.
3.3.1 Output Ladungszeit
Zuerst betrachten wir die (low-to-high) Zeit tLH. Am Anfang des worst-Falles ist die Spannung
im Output gleich 0V (Vout=0V), d.h. die beide Eingangstroms Vin,A und Vin,B sind gleich wie
VDD .Wenn die Eingabe entweder A oder B mit 0V anschaltet,wird die Outputkapazität Cout durch
den entsprechenden pFET-Transistor geladen. In diesem Fall schaltet der einzige pFET-MpA an
und die Cout wird durch den MOSFET-Strom IDp geladen.Dann kann man die Ladungszeit durch
die folgenden Formeln berechnen:
tLH = sp p
p = R pA C out
Im umgekehrten Fall schaltet der pFET-MpB an und die interne Kapazität Cx zwischen den
nFETs wird geladen.Wegen der Ablenkung von Ladungsknoten vergrössert sich der Wert von
tHL.
Der beste Fall für die Ladungszeit ist die gleichzeitige Anschaltung von beiden pFETs,d.h der
MOSFET-Strom IDp wird gleichmässig in beiden pFETs verteilt und der pFET-Widerstand RpA
wird halbiert (RpA RpA 2).
Aber in der Praxis konzentrieren wir nur in der langen Zeit-intervalle,die jeder Faktor in der
Vorstellung beschränkt wird.
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Abbildung 3.0: logic circuit
3.3.2 Output Entladungsverzögerung
Am Anfang zur Berechnung der Entladungsverzögerung betrachten wir die Outputspannung mit
Vout = VDD. d.h. Der Eingang muss sich mindeste eine logik 0 ergeben. Wenn die beide Eingänge
A und B mit logik 1 einführen,dann kommt die Entladungsverzögerung vor.Dann können wir den
Elmore-Formel durch die Modifizierung der ineren Kapazität Cx schreiben.
n
n =(
R nA + R nB)C out + R nA CX
Vour(t) = V DD e-t
%%
Die Berechnung der Zeit leistet einen besonderen Wert für Vout.
n ln
[VDD
Vout(t)]
Die Zeit tHL wird durch eine Abnehmung der Spannung von 90 bis 10 definiert,dann haben
wir einen vernüftigen Näherungswert:
tHL ln(9)
n
2.2
n
Wenn man einen genauen Wert braucht, muss dieser Resultat durch die Simulation von
Computer kontrolliert werden.Qualitativ,wir können sehen,dass die Outputkapazität Cout durch
die reihe-bindeten nFETs entladen muss,d.h. der Wert von tHL vergrößt wird.
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4.COMS Gatter Design
Die Logik- Funktion ist eine Konsequenz von Schalterstruktur. Aber durch die Verwendung von
MOSFET verändert die logische Operation nicht. Dafür beeinflusst die Größe der Schaltung die
DC kritische Spannungen wie zum Beispiel die Umschaltungsspannung VI, wobei VI = Vin, A =
Vin, B = Vout ist, und die Berechnung von Transienz.
Einige Schaltungen verlangen, dass DC Umschalter in einem bestimmten Umfang liegen. In
diesem Fall soll das Verhalten von (ßn/ßp) (Leitfähigkeit) durch Technologie und gewünschte
Transienz bestimmt werden. Wenn die Zeit kritisch ist, dann sollen wir zuerst die
Umschaltungszeit betrachten. In diesem Fall wird die DC Charakteristik später betrachtet.
Die Zeit im Schaltvorgang tLH kann durch das Verhalten von (W/L)pA und (W/L)pB kontrolliert
werden. Seitdem MpA und MpB parallel geschaltet sind, die worst-case Situation passiert, wenn
nur ein Transistor von beiden leitend ist. Aus diesem Grund können wir die beiden p- FETs mit
gleichen (W/L)p konstruieren, so dass mindestens ein Transistor die Zeitspezifikation in dem
Anstieg- Schaltvorgang erfüllen kann. Zusammen mit der konstanten Ladungszeit haben wir
folgende Gleichung:
×
Cout : Output Kapazität
tp : Rp Cout
VT : Threshold- Spannung
×
Diese Gleichung stellt eine Beziehung zwischen (W/L)p und dem Wert Cout dar. Die in Reihen
geschaltete n- FETs beschränken die Entladungszeit. In diesem Fall haben die beiden
Transistoren gleichen (W/L)n Wert, der einzige Unterschied ist der Wert von tn.
tn = Rn (2Cout + Cx)
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wobei ist Cx die interne Knotenkapazität. Folgende Gleichung stellt das Verhalten von (W/L)n
und Cout bzw. Cx dar.
Der komplizierte Faktor in der obigen Gleichung ist das Cout, deren Wert von der Auswahl von
W/L für jeden Transistor, die mit dem Ausgang verbunden sind, abhängig. In dem Fall mit dem
COMS Inverter beginnt die Entwurfphase zuerst durch die Einschätzung der Kapazität und
Entwurf eines Schaltkreises anhand dieser Abschätzung, wobei wird häufig ComputerSimulation durchgeführt, um das spezifische Verhalten vom Außen zu überprüfen. Eine andere
Möglichkeit besteht darin, dass man einen vernüftigen Wert für die Schaltungsgröße auswählt
und diese Schaltung simuliert und dann verwendet die obige Gleichungen, um die Anforderung
von Verhalten der Transistoren anzupassen.
5. N- Input NAND
Die NAND2 Struktur kann zu eine N- Input NAND Gatter mit N- komplementären Paaren
erweitert werden, wobei die n- FETs in Reihen und p- FETs parallel geschaltet werden. Es ergibt
sich folgende Gleichung für die Umschaltungsspannung VI:
Das Multiple- Input NAND Gatter ist einfach als Schaltung zu entwerfen und implementieren.
Aber die Outputkapazität Cout vergrößert sich mit steigenden N. Das worst- case Problem ist die
Entladungszeit, die durch das Entladen von seriell geschalteter n- FETs- Transistoren beschränkt
ist. Daher ist die Anzahl von Inputs maximal auf 4 in realem Entwurf begrenz.
6. Literatur
John P. Uyemura, „CMOS Logic Circuit Design“, Lower 1999.
Herstellungsschritte (Masken) für einen CMOS-Inverter:
http://tech-www.informatik.uni-hamburg.de/lehre/icPrak/cmosInv.pdf
Digitale Schaltungstechnik 2005 - Aussagenlogik und Gatter
P. Fischer, TI, Uni Mannheim,
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