04.Schaltverhalten von CMOS

Proseminar - Statische CMOS Schaltungen
Thematik: Schaltverhalten von CMOS-Invertern
Gehalten von: Peter Hinkel
Prof. Dr. Zehendner
SS 2005 – FSU Jena
1
Inhaltsübersicht:
1. Inverterschaltkreis Charakteristiken
(Inverter Switching Characteristics)
2. Schaltintervalle
(Switching Intervals)
2.1. Schaltintervall High-to-Low Zeit
2.2. Schaltintervall Low-to-High-Time
3. Maximale Schaltfrequenz
(Maximum Switching Frequency)
4. Durchschalteffekte bei der Spannungstransfercharakteristik
(Transient Effects on the VTC)
5. RC Modellierung
(Resistor-Capacitor Modelling)
6. Die Weiterleitungsverzögerung
(Propagation Delay)
7. Gebrauch der Step-Input Waveform
(Stufen-Eingang Wellenform)
2
1. Inverterschaltkreis Charakteristiken
- Durchschaltzeiten (transient switching times) genutzt um Datendurchsatzraten zu berechnen
- auch wichtig für das Systemschaltverhalten (system timing)
- Schaltzeiten von 2 Schaltkreiseigenschaften bestimmt:
• Transistorstromflussniveau und
• parasitäre Kapazitäten
- beide abhängig vom Chipdesign und empfindliche Auswirkung auf das
• Seitenverhältnis (aspect ratio) des Transistors
• Anordnungsgeometrie (layout gemoetry)
• logischem Routen
- Einführung der Ausgabekapazität Cout (s. Bild 3.9)
• stellt absolute Kapazität beim Ausgabeknoten dar und besteht aus Beträgen des MOSFET
und dem externen Netzwerk
3
- Cout ist LTI (linear time-invariant) → geschlossene formale Ausdrücke nutzbar,
die den Inverter charakterisieren
- außerdem Verdeutlichung von Design Problemen, die das CMOS Design
im Allgemeinen beeinflussen
- Cout beinhaltet sowohl lineare als auch nicht lineare (spannungsabhängige) Terme
4
2. Schaltintervalle
- Schaltleistung von digitalen CMOS Schaltungen charakterisiert durch das Zeitintervall
um Kondensator (Cout) aufzuladen/entladen an den Ausgangsknoten
- CMOS Inverter benutzen Transistoren um Stromflusspfade zwischen Stromversorgung
Mp (power supply) und der Masse Mn (ground) bereitzustellen
- alle Schaltzeiten durch Stromniveau und dem Wert von Cout gesetzt
- Inverter Ein-/Ausgangsspannung als Funktionen der Zeit → s. Bild 3.10
5
- die Eingabe Wellenform (waveform) Vin(t) wurde verwendet um idealisierte
Stufencharakteristiken (step characteristics) zu haben
• bietet einfachere Berechnungen & Standardreferenz
Fall 1: falls Eingangsspannung niedrig Vin = 0V
=> Ausgangssppannung hoch auf Wert Vout = VDD
=> entspricht dem Fall nFET abgeschaltet (cutoff), während pFET aktiv/an ist
und die Verbindung zu Mp leistet
=> Cout wird auf Endspannung aufgeladen Vout = VDD in charakt. Zeit,
der sogn. output low-to-high-time tLH
Fall 2: falls Eingangsspannung hoch Vin = VDD dreht Sachverhalt um
=> Cout entlädt sich durch Mn und Ausgangsspannung verfällt auf
Endwert von Vin = 0V (= Vout)
=> Schaltzeit wird in Verbindung gebracht mit dem Abklang (decay),
der sogn. output high-to-low-time tHL
- Wichtigkeit der beiden Schaltzeiten klar!
=> Repräsentanz der Zeiten, die notwendig für den Ausgang sind um sich auf Endwert als
Reaktion auf die Veränderung der Eingangsspannung einzustellen
=> Begrenzungsfaktoren eines digitalen CMOS Logikschaltkreises
- beide Größen tLH und tHL sind als verschieden zu betrachten
(jede von nur einem FET abhängig)
• Voraussetzung: Stufeneingangsspannung
6
2.1. Schaltintervall High-to-Low Zeit
- Berechnung durch Nutzung eines Teilschaltkreises → s. Bild 3.11a
=> zeigt Zeitintervall, welches benötigt wird für Cout sich durch den n-Kanal MOSFET Mn zu
entladen, wenn Mp abgeschaltet (cutoff) ist
- Bezeichnung von tHL auch als Fallzeit (fall time) tf, da es die Zeit für den Abklang des
Ausganges angibt um von Logikzustand 1 auf Logikzustand 0 zu gehen
I Dn = − Cout
dVout
dt
(Beschreibung der Entladung durch Kondensatorgleichung)
- Anfangsbedingung Vout(t=0) = VDD;
• Minuszeichen daher, weil Strom den positiven Anschluss (terminal) verlässt
• Mn zu Beginn gesättigt
dV
βn
( VDD − VTn )2 = −Cout out
2
dt
- Integration ergibt einen linearen Abklang der Zeit
Vout ( t ) = VDD −
βn t
2Cout ( VDD − VTn )
2
- Funktion ist gültig bis zu der Zeit t0, wenn die Ausgangsspannung auf Vout = (VDD – VTn) fällt
(MOSFET tritt in die ungesättigten Leiterregionen ein) → s. Bild 3.11b
7
- Wert t0 wird in folgender Gleichung gefunden
Vout ( t 0 ) = VDD −
βn t 0
2C out ( VDD − VTn )
2
= VDD − VTn
,
t0 =
2Cout VTn
βn (VDD − VTn ) 2
- für Zeiten t ≥ t0 beschreibt folgende Differentialgleichung die Entladung (nFET ungesättigt)
βn ⎡
2
⎤ = −Cout dVout
2
V
−
V
)V
−
V
DD
Tn
out
out
⎦
2 ⎣
dt
(
)
−( t − t 0 )
⎡
⎤
τn
⎢ 2e
⎥
Vout ( t ) = ( VDD − VTn ) ⎢
−( t − t 0 ) ⎥
=>
⎢ 1 + e τn ⎥
⎣
⎦
8
τn =
Cout
βn ( VDD − VTn ) ist die Zeitkonstante für die Entladung des Schaltkreises
- Wert von tHL wird gewöhnlich definiert zwischen den 10% und 90% Spannungen
V0 und V1 für einen Full-Rail Ausgang CMOS Schaltkreis
Darstellung auch so: V0 = 0.1VDD , V1 = 0.9VDD
V1
t HL
dVout
=Cout ∫
+ Cout
( VDD − VTn ) I Dn ( sat )
( VDD − VTn )
∫
V0
dVout
I Dn ( non −sat ) (WICHTIGE FORMEL)
oder durch Bestimmung des benötigten Zeitintervalls von den oben stehenden Gleichungen.
t HL = s n τn
⎛ 2 ( VDD − VTn ) ⎞
2 ( VTn − V0 )
s
ln
=
+
− 1⎟
⎜
mit n ( V − V )
V
DD
Tn
0
⎝
⎠
=> sn ist ein spannungs-abhängiger skalierender Multiplikator
=> 1.Term der Gleichung repräsentiert die Zeit, wenn Mn saturiert und
2. Term die ungesättigte Leitung
9
- durch Definition der Zeitkonstante gilt folgende Gleichung
τn = R n Cout in der R n =
1
βn ( VDD − VTn )
- stellt einen äquivalenten LTI Wert für den Drain-to-Source Widerstand dar
• Vorteil: Analyse leistet eine Daumenregel für viele Schaltkreisleistungsabschätzungen
(realistischer als Bestfallwert der im einfachen RC Schaltkreis noch besprochen wird)
• ACHTUNG! Konzept des MOSFET Widerstandes ist mit Vorsicht zu betrachten,
da diese von Natur aus ein nicht-lineares Bauteil darstellen,
wohingegen Widerstände gewöhnlich als linear gelten.
10
2.2. Schaltintervall Low-to-High-Time
- tLH wird auch als Anstiegszeit (rise time) tr bezeichnet oder manchmal auch tch
- Mn in cutoff während Mp von der Stromversorgung aus leitet → s. Bild 3.12a
=> Zeitintervall, welches benötigt wird für Cout sich aufzuladen durch Mp
- tLH bedeutet Logikzustand 0 auf Logikzustand 1 zu ändern
- Aufladung wird in folgender Gleichung beschrieben
dVout
dt
- Anfangsbedingung Vout(t=0) = 0V; Mp zu Beginn gesättigt und Integration ergibt
I Dp = − Cout
Vout ( t ) = VDD −
(
βp t
2Cout VDD − VTp
)
2
- gültig bis zu der Zeit t1, wenn Vout(t=1) = |VTp| → s. Bild 3.12b
t1 =
2Cout VTp
βp (VDD − VTp ) 2
11
- für Zeiten t ≥ t1 gilt folgende Differentialgleichung (Mp ungesättigt)
(
Vout ( t ) = VDD − VTp
)
⎡ −( t − t 0 ) ⎤
⎢ 2e τp ⎥
⎢
−( t − t 0 ) ⎥
⎢
⎥
τp
1
e
+
⎣
⎦
in der
τp =
(
Cout
βp VDD − VTp
)
die Zeitkonstante ist für die Aufladung des Schaltkreises ist.
- wenn man tLH als die Zeit definiert um Cout zu laden von V0 (10%) zu V1 (90%) ergibt dies
12
t LH = s p τp mit
sp =
(
2 VTp − V0
(V
DD
− VTp
) + ln ⎛⎜ 2 ( V
) ⎜⎝
DD
− VTp
V0
) − 1⎞⎟
⎟
⎠
- sp ist der Multiplikator für dieses Zeitintervall
• ACHTUNG! tLH und tHL haben die selbe Formel bis auf den Unterschied das
die pMOSFET Parameter anstatt der nFET Werte erscheinen
=> Ursache: komplementäre Symmetrie der Schaltung
- pMOS Widerstand Approximierung durch
Rp =
(
1
βp VDD − VTp
)
, so dass τp = R p Cout die Ladezeitkonstante darstellt
- Rp und Rn umgekehrt proportional zur (W/L)
- durch Vergrößerung des Seitenverhältnisses wird der entsprechende Widerstand verringert
• Vorteil: Wider eine gute Daumenregel
• Erinnerung! Konzept des MOSFET Widerstandes ist mit Vorsicht zu betrachten,
da diese von Natur aus ein nicht-lineares Bauteil darstellen, weshalb
die äquivalent linearen Widerstände mit Vorsicht zu betrachten sind.
13
3. Maximale Schaltfrequenz (Maximum Switching Frequency)
- Summe der Durchschaltzeiten (transient times) tHL + tLH stellt das Minimum
der Zeit dar, damit ein Gate einen kompletten Schaltzyklus durchläuft
- Beispiel: logischer 1 Wert => logischen 0 Wert => zu logischen 1 Wert
=> Definition der Maximum Switching Frequency
f max =
1
1
=
t HL + t LH s n τn + s p τp
- definiert maximale Frequenzrate in dem Gate
- beim Systemdesign (system design) wird fmax durch das langsamste Gate repräsentiert
- Abbildung (→ s. Bild 3.13) illustriert die Bedeutung von fmax für den Inverter
(wichtig für komplexere Logic Gates)
14
- für Signalfrequenzen f < fmax hat der Ausgang genügend Zeit auf Veränderungen
des Einganges zu reagieren ( → s. Bild 3.13a)
- für Signalfrequenzen f > fmax hat die Schaltung nicht genügend Zeit um auf
das Aufladungs- bzw. Entladungsereignis zu reagieren (→ s. Bild 3.13b)
- Ausgangssignal mit begrenzter Amplitude,
=> kann zu logischem Fehler führen
15
4. Durchschalteffekte bei der Spannungstransfercharakteristik (Transient Effects on the VTC)
- VTC (Voltage Transfer Characteristic) ist definiert als DC-Transferkurve (Gleichstrom)
→ Bild 3.14 soll ein paar Kurven zur Illustration von Durchschalteffekten darstellen
- entspricht der Vereinigung des Durchschaltverhaltens (transient behaviour manifest) in
Vout(t) und Vin(t) durch Elimination der Zeit t als Variable
- für niedrige Schaltfrequenzen erhalten wie die „gewöhnliche“ Kurve,
die das DC Verhalten widerspiegelt
- bei Erhöhung der Signalfrequenz zeigt das Verhalten von Vout als Funktion von Vin eine
Änderung in der Reaktion des Netzwerkes
- wenn Schaltfrequenz den Wert fmax überschreitet, kann der Schaltkreis nicht auf den
sich schnell ändernden Eingang reagieren (→ ähnlich wie in Bild 3.13)
=> Vout ≠ 0V
- DC Charakteristik von begrenztem Gebrauch, jedoch bietet sie nützliche Informationen
für stabile Eingangszustände
16
5. RC (Resistor-Capacitor) Modellierung
- Nutzung um Abschätzungen erster Ordnung zu erhalten
- im Bild 3.15a MOSFET durch Widerstandsschalter ersetzt
- ein cutoff MOSFET wird als offener Schaltkreis dargestellt, ein aktiver MOSFET
durch einen geschlossenen Schalter in Reihe mit einem parasitären drain-source Widerstand
- nFET Äquivalenzwiderstand wird angedeutet durch Rn, pFET als Rp Äquivalenzwiderstand
- Logikschaltkreis basiert auf der Aufladung / Entladung von Cout durch
den angebrachten Widerstand
- im Bild 3.15b Operation der Schalter zusammengefasst (gleiches Verhalten wie MOSFETs)
- falls G=0 ist der Schalter SWp geschlossen und SWn geöffnet, falls G=1 umgekehrt
17
- Betrachtung des ladenden Schaltkreises (Vin ≈ 0V, Mp ist ON und Mn ist OFF)
=> schlechtester Fall betrachtet (Vout(t=0) = 0V)
−t
⎛
⎞
τ
Vout (t) = VDD ⎜1 − e ⎟ , τ = R C ist die Zeitkonstante
p
p out
⎜
⎟
⎝
⎠
- MOSFET nicht lineares Bauteil, daher kann Rp nur approximiert werden
- Wert des Widerstandes im besten Fall der, wo Mp gesättigt ist
=> kleinster Widerstand, da dies die schnelle Spannungsveränderung darstellt
- mit Drain-Source Spannung von VDD, wird der pMOS angenähert durch
p
Rp =
VSD
2VDD
=
I D,sat βp VDD − VTp
(
)
2
=> in der Praxis wird das Ergebnis der Stromflussanalyse benutzt
Rp =
(
1
βp VDD − VTp
)
(gleichwertiger Widerstand)
- Entladungsereignis auf ähnliche Weise errechenbar (Vin > (VDD-|VTp)|, Mn ist On, Mp ist OFF)
−t
⎛
⎞
τn
Vout (t) = VDD ⎜ 1 − e ⎟
⎜
⎟
⎝
⎠
(Approximierung der Ausgangsspannung)
18
- Anfangsbedingung Vout(0) = VDD
- Entladungszeitkonstante (durch Mn) gegeben als τn = R n Cout
Rn =
VDD
I D,sat
=
2VDD
β n ( VDD − VTn )
2
- stellt besten Fall für den Wert vom nMOS drain-source Widerstand dar
- in der Praxis eher üblich folgenden Ausdruck für den nFET Widerstand zu verwenden,
da dieser auf exakterer Analyse basiert
Rn =
1
βn ( VDD − VTp )
- Exponential Modelle bieten Abschätzungen 1. Ordnung zur Berechnung
der Gate Verzögerungen
- vereinfachte Netzwerke basierend auf RC Zeitkonstanten nützlich um Hochleistungsdesigns zu
bewerten (auch wertvolle Einblicke in die Operationen)
- Logikwerkzeuge basieren meistens auf diesem Typ des Schaltnetzwerkes
- Schaltzeiten werden durch die Definition des Anfangs- und Endpunktes der Spannung berechnet
(bei Nutzung der exponential Abschätzungen)
19
- Betrachtung von tHL (Fall von 0.9VDD und 0.1VDD)
- mit exponentiellem Abfall, den die Zeit tx benötigt für die Spannung um von
VDD auf einen beliebigen Wert Vx abzufallen ergibt sich
⎡V ⎤
t x = τn ln ⎢ DD ⎥
⎣ Vx ⎦
⎡ V
⎤
⎡ V
⎦
⎣
⎤
DD
DD
Abschätzung von tHL durch t HL = t 0.1 − t 0.9 = τn ln ⎢ 0.1V ⎥ − τn ln ⎢ 0.9V ⎥ = τn ln [9]
⎣
DD
DD
⎦
oder t HL ≈ 2.2τ n
- Analog kann die tLH abgeschätzt werden
f max ≈
0.45
( τn + τp )
- mit einfachen Ausdrücken ersetzt die exp. Annäherung die Skalierungsfaktoren
sn und sp durch eine Konstante
- sn und sp hängen von Mp (Stromversorgung) und der Schwellspannung (threshold voltage)
ab im Gegensatz zum Faktor ln(9) (ergibt sich aus den Gleichungen)
=> Resultate sind unterschiedlich, jedoch besitzt letztere eine höhere Genauigkeit
- individuelle Schaltkreise akkurater charakterisiert durch Beschreibung der
Bauteil-Leistungseigenschaften (Computer Simulation)
=> Aufwand der Gate-Level Optimierung notwendig für spezielle Schaltkreise, ASIC Cell
Design und Transistor Network Arrays
20
6. Die Weitgabe(Weiterleitungs)verzögerung (Propagation Delay)
- Logische Verzögerungen durch ein Gate beschrieben durch Propagation Delay Time tP
- tP ist Durchschnittszeit für die Ausgabe um auf Änderungen im
Eingabelogikzustand zu reagieren
tP =
( t PHL + t PLH )
2
- tPHL und tPLH spiegeln die Weitergabeverzögerung für einen High-to-Low
und einen entsprechenden Low-to-High Transistor wider
- 50% Spannungspunkt V1/2 = 0.5VDD
=> tPHL und tPLH definiert durch die Zeitintervalle zwischen der Ein- und Ausgabespannung
→ s. Bild 3.16
21
- High-to-Low Propagation Delay stellt sich als benötigte Zeit für den
Fall des Ausganges von VDD auf VI
- zur Vereinfachung der Berechnung folgende Approximation VI ≈ (VDD/2)
VDD
t PHL
dVout
=Cout ∫
+ Cout
I
( VDD − VTn ) Dn ( sat )
( VDD − VTn )
∫
( VDD / 2 )
dVout
I Dn ( non −sat )
(Basisintegral)
=> Auswertung ergibt: t PHL = s n ' τ n
τn = R n Cout ist die Zeitkonstante und
⎡ 2VTn
⎤
⎛ 4(VDD − VTn ) ⎞
sn ' = ⎢
− 1⎟
⎥ + ln ⎜
−
V
V
V
(
)
⎥
Tn ⎦
DD
⎝
⎠
⎣⎢ DD
der neue Skalierungsfaktor
- Wert von tPLH wird auf die gleiche Weise berechnet durch t PLH = s p ' τ p in der
⎡ 2V
Tp
sp ' = ⎢
⎢ V − VTp
⎣ DD
(
)
⎤
⎛ 4(VDD − VTp ) ⎞
⎥ + ln ⎜
− 1⎟
⎜
⎟
⎥
VDD
⎝
⎠
⎦
den Skalierungsfaktor darstellt
1
t
s n ' τn + s p ' τp ) die gesamte Propagation Delay
=
(
P
- Kombination der Ausdrücke ergibt
2
=> wichtige Faktoren sind die Zeitkonstanten τn und τ p
22
- RC Modell kann genutzt werden um einfachere Abschätzungen für die
Propagation Delay zu erhalten
⎡ V
⎤
DD
- Berechnung von tPHL durch t PHL = t 0.5 = τn ln ⎢ 0.5V ⎥ = τn ln(2) und
⎣
DD
⎦
tPHL ergibt sich zu t PLH = τp ln(2)
=> t P =
( t PHL + t PLH ) ≈ 0.693
2
(τ
n
+ τ p ) als eine erste Abschätzung
- exponentielle Annäherung geht von symmetrischen Rise/Fall-Zeiten
und der Multiplikator ist ln(2) ≈ 0.693
23
7. Gebrauch der Step-Input Waveform (Stufen-Eingang Wellenform)
- Ergebnisse des Vortrags basieren auf der Annahme, dass Step-Input Waveform
eine Stufencharakteristik aufweist
- entspricht nicht der Realität, ist aber eine ideale Annäherung
→ Bild 3.17a verdeutlicht die Problematik (2 kaskadierte Inverter)
- Vin(t) zu dem zweiten Inverter, ist die gleiche wie die am Ausgang des anderen Inverters
=> besitzt keine step-like (stufenweise) Charakteristik
→ Bild 3.17b zeigt die korrekten Graphen (waveform)
24
- Reaktion des Schaltkreises analysierbar durch realistischere „unsaubere“ Gleichungen für Vin(t)
eher akademischer Natur
- für Präzise Berechnungen sollte ein Schaltkreissimulator verwendet werden
- mit Hilfe der Step-Input Analyse ist es trotz ihrer Beschränkungen möglich Abschätzungen
1. Ordnung der eigentlichen Reaktion in einem realen Schaltkreis zu erhalten
- Wichtigkeit liegt in den Gleichungen, die eine Basis für das Design von Schaltkreisen liefern
mit denen man Änderungen bei Designwiederholungen „verfolgen“ kann
- Beispiel: Veränderung des Seitenverhältnisses (aspect ratio) im Transistor eines Inverters
=> Analyse der neuen Schaltung durch Verwendung von einfachen Schaltungen
=> neu berechnete Werte liegen sehr nahe an den von uns beobachteten
Unterschieden, wenn man das neue Design simuliert
- diese Charakteristik kann auf alle im Buch beschrieben Schaltkreise angewendet werden
(nicht nur den einfachen Inverter)
25
- Ausnahme ist die Propagation Delay Time tP
→ Bild 3.18 zeigt die endlichen Rampen Vin(t)
=> wichtig für Bestimmung der Werte tPHL und tPLH
=> sollten berechnet werden zwischen 50% von Vin und Vout
=> Erwartung eines größeren Fehlers bei Berechnung von tP mit der step-input waveform
=> trotzdem immer noch sinnvoll erst Abschätzungen der Verzögerungszeit anzustellen
26
Literaturverweise
CMOS Logic Circuit Design
John P. Uyemura, Kluwer 1999 S. 113-125
Systemintegration
Kurt Hoffmann, Oldenbourg 1993
Einführung in die Halbleiter-Schaltungstechnik
http://smile.unibw-hamburg.de/smile/toc.htm
Holger Göbel, Springer-Verlag 2005, Berlin
Tutorium - Funktionsweise des MOS-Transistors
http://olli.informatik.uni-oldenburg.de/weTEiS/
Transistortutorium von der Universität Oldenburg
Wikipedia Internet Enzyklopädie
http://www.wikipedia.org
27