1 25 2 25 3 25 4 25 100 Note - Homepage von Prof. Dr.

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Matrikel-Nr.
Name (Blockschrift)
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Unterschrift
Studiengang
FH Aachen
Fachbereich Elektrotechnik und Informationstechnik
Prof. Dr.-Ing. H. Heuermann
FACH NR. 52107 - DIGITALTECHNIK
11. Februar 2014
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8:30 bis 10:00 Uhr
Die Klausur wird mindestens mit "ausreichend" (Note 4.0) bewertet, wenn wenigstens
45 Punkte erreicht werden. Sie wird mit “sehr gut“ (Note 1.0) bewertet, wenn
mindestens 80 Punkte erreicht werden.
Es sind keine Hilfsmittel zugelassen (außer Taschenrechner mit einzeiligem Display und
ohne Textspeicher) und eine Seite Formelsammlung.
Sämtliche Kommunikationsmittel sind verboten.
Es darf nur das ausgeteilte Papier verwendet werden.
Schreiben Sie auf jedes Blatt Ihren Namen und auf das erste Blatt Ihre Matrikelnummer.
Ergebnisse, deren Lösungswege nicht aus der Darstellung ersichtlich oder unleserlich
sind, werden nicht gewertet.
Aufgabe
max.Pkt.
1
2
3
4
25
25
25
25
Summe
100
Punkte
Note:
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 2
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Aufg. 1
(25 Punkte) Digitalschaltungen im Zeitbereich
Die ECL-Technologie (Emitter Coupled Logic) vermeidet den Sättigungszustand der
Transistoren und ermöglicht somit den Aufbau einer Highspeed-Datenübertragung.
Durch die Verwendung von „Clock“-Signale eliminiert bzw. minimiert man die
Laufzeiteffekte. Jedoch treten in der Praxis Verzögerungen von einem halben bis zu
einem ganzen Clock-Signal auf. Die Gatter der im Folgenden zu untersuchenden
Schaltungen haben eine Gatterlaufzeit von 0,2 ns und eine Umschaltzeit von 0,1 ns. D.h.
0,2 ns nachdem sich die Eingangssignale (einschließlich dem Clock-Signal) vollständig
geändert haben, erfolgt eine Umschaltung und diese dauert wiederum 0,1 ns.
(Weitere Details sind auf Blatt 3 dargestellt.)
Die Eingänge A, B und C sowie das Clock-Signal und die Startwerte der inneren Größen
X1’ und X1’’ sowie X2’ und X2’’ wie auch der Ausgänge S’ und S’’ sind gegeben.
Für die im Folgenden angegebene Digitalschaltung soll das Schaltverhalten zunächst als
nicht getaktete Schaltung dargestellt werden.
Die zweite Digitalschaltung mit den gleichen Gattern als getaktete Schaltung bei
erreichtem Clock-High-Pegel ist im folgenden Bild dargestellt.
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 3
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DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 4
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a) Tragen Sie das Schaltverhalten über der Zeit für X1’, X2’ und S’ im Falle einer
Schaltungsrealisierung ohne Clock-Signal ein.
b) Tragen Sie das Schaltverhalten über der Zeit für X1’’, X2’’ und S’’ im Falle einer
Schaltungsrealisierung mit Clock-Signal ein.
c) Welche Clock-Frequenz hat die Schaltung? Welche Frequenzen haben die beiden
leistungsstärksten Spektrallinien dieses Signales (Hinweis: Quantitative
Fourierreihenbetrachtung)?
Hilfestellung:
Beispiel eines Inverters
1
X
H
Y
L
X
1
0.5
0
0
2.0
L
Y
0.4
td
0.8
1.2
1.6
0.8
1.2
1.6
t/ns
H
1
0.5
0
0
0.4
t/ns
2.0
tu
tf : Abfallzeit (Fall-Time)
tr: Anstiegszeit (Rise-Time)
td: Verzögerungszeit (Delay-Time) td = 0,2 ns
tu: Umschaltzeit
tu = tr = tf = 0,1 ns
!!!
Ein kurzer Puls, der nur aus den Umschaltzeiten tf und tr besteht, wird als 0 bzw. L-Signal
betrachtet. !!!
Die Logik funktioniert rein über die Pegelsteuerung. Diese Logik soll hier auch für das Clock-Signal
und die Clock-Eingänge gelten. Nur positive Clock-Signale schalten das Gatter frei.
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 5
-----------------------------------------------------------------------Zu Aufg. 1 a):
Clock
A
0
0.4
0.8
1.2
1.6
2.0
t/ns
t
B
C
t
t
X1’
t
X2’
t
S’
t
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 6
------------------------------------------------------------------------
Zu Aufg. 1 b):
Clock
A
0
0.4
0.8
1.2
1.6
2.0
t/ns
t
B
C
t
t
X1’’
t
X2’’
t
S’’
t
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 7
------------------------------------------------------------------------
Aufg. 2
(25 Punkte) Ersatzschaltungen von Digitalschaltungen
Das elektrische Ersatzschaltbild (ESB) eines NMOS-Transistors besteht im
einfachsten Fall aus einem idealer Schließer Si (i=1,3) und einem ohmschen
Serienwiderstand. Ein PMOS-Transistor lässt sich als Öffner mit endlichem
Durchlasswiderstand beschreiben.
Die untere Schaltung weist eine Versorgungsspannung von Vcc=2V auf.
Die Schaltung ist aus Widerständen und spannungsgesteuerten Schaltern
aufgebaut.
Der Ausgang wird mit dem ohmschen Widerstand RA belastet. Die idealen Schalter
S1 und S2 haben einen Serienwiderstand von RA=100W. Die idealen Schalter S3 und
S4 haben einen Serienwiderstand von RB=10W. Der Widerstand RL weist den Wert
von 50W auf. Weiterhin gilt: RV=5W.
Schaltereigenschaften: Sofern die Steuerspannung am Schalter kleiner als Vcc/4
(gemessen gegen Masse) ist, befindet sich der Schalter im Ausgangszustand.
Liegt die Steuerspannung über 3Vcc/4, so ist der Schalter aktiviert. Die
Zwischenzustände sind nicht definiert und sollen nicht auftreten.
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 8
-----------------------------------------------------------------------Zu Aufg. 2:
a) Wie groß ist der Strom IS?
b) Welcher Zusammenhang besteht zwischen den Strömen IA1, IB1 und Iq
sowie zwischen IB1, IB2 und IL?
c) Wie nennt man diese Schaltung und wo wird diese Schaltung eingesetzt?
d) Tragen Sie für alle zwei Logikzustände und die Werte der gesuchten
Spannungen und Ströme in der folgenden Tabelle ein!
US
IA1
IB1
IB2
Iq
IL
Uout
in V
in mA
in mA
in mA
in mA
in mA
in V
0
2
e) Welche Leistung PL wird maximal in RL umgesetzt?
f) Wie groß dürfen die Serienwiderstände der Schalter S3 bis S4 maximal sein,
damit die Spannung Uout einen weiteren Schalter einwandfrei ansteuern
kann?
g) Wie groß ist der Wirkungsgrad der Schaltung, wenn PA die Nutzlast ist?
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 9
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Aufg. 3
(25 Punkte) Logikfunktionen von Digitalschaltungen
Gegeben ist der detaillierte Aufbau eines CML-Gatters aus NMOS-Transistoren mit
den Eingängen x1 und x2 und dem Ausgang y. Die Schaltung wird mit VDD=3,3V
betrieben, die Widerstände RDi weisen jeweils einen Wert von 50 Ohm auf und alle
Transistoren haben die Schaltschwelle (UGS) von 1V. High entspricht einem Pegel
von 3,3V und Low einem Pegel von 2,9V. I0 = 16 mA.
a) Vervollständigen Sie die folgende Tabelle. Zustände mit Spannungen >3,2V
werden mit einer logischen 1 und Zustände mit Spannungen <3,0V mit einer
logischen 0 gekennzeichnet.
X2
X1
0
0
0
1
1
0
1
1
y
b) Welches Gatter wird mit dieser Schaltung realisiert?
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 10
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Zu Aufg. 3:
Gegeben ist die folgende Innenbeschaltung eines CMOS-Gatters aus idealen
P- und N-MOS Transistoren (Ron=0W, Roff=∞W) mit dem Eingang D und dem
Ausgang Q. Die Schaltung wird mit Vcc=2V betrieben und alle Transistoren
haben die Schaltschwelle von 1V. Clocksignal C2 entspricht dem Inversen von
Signal C1.
c) Vervollständigen Sie die folgende Tabelle. Zustände mit Spannungen >0.5V
werden mit einer logischen 1 und Zustände mit Spannungen <0.5V mit einer
logischen 0 gekennzeichnet. Qn+1 ist der Ausgangswert nach einem
weiteren halben Taktsignal.
D
C1
0
0
0
1
1
0
1
1
Qn+1
d) Welcher Speicher wird mit dieser Schaltung realisiert?
e) Welchen Stromverbrauch hat die Schaltung im statischen Zustand?
f) Welchen Vorteil hat diese aufwendigere Realisierung gegenüber dem Aufbau mit der
halben Anzahl an Transistoren?
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 11
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Aufg. 4 (25 Punkte) Allgemeiner Frageteil
a) Geben Sie ein Beispiel von einem optischen Speicher an.
b) Auf welchen Unterschied im Arbeitspunkt beruhen die Vorteile der ECLim Vergleich zur TTL-Logik?
c) Im folgenden Bild ist ein Widerstand dargestellt. Wie lässt sich der Widerstand aus
der Länge ℓ und der Fläche A berechnen?
d) Um was für eine Schaltung handelt es sich im folgenden Bild?
e) Um welche Technik handelt es sich bei LVDS?
f) Wie bezeichnet man die im Folgenden dargestellte Schaltung?
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 12
-----------------------------------------------------------------------g) Zu welchem Speicher gehört der folgende Zellenaufbau?
h) Wie bezeichnet man diese folgende Schaltung und wie groß ist der
Eingangswiderstand?
i) Füllen Sie die Tabelle aus der folgenden Schaltung aus.
j) Was macht ein D/A-Wandler?
k) Im Folgenden ist eine CMOS- Schaltung gegeben
Tragen Sie den Verlauf der Spannung Uout und bezeichnen Sie die drei Umschaltzeiten.
tf : Abfallzeit (Fall-Time), tr : Anstiegszeit (Rise-Time), td : Verzögerungszeit (Delay-Time)
DT – Klausur 02.2014 Prof. H. Heuermann
Klausur DT-K3
Name:
Matr.-Nr.:
Blatt 13
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l) Gegeben ist die folgende Wertetabelle für die Funktion Y = f (X2,X1,X0)
Bestimmen Sie die Gleichungen Y1 und Y2 für die Disjunktive Normalform
(DNF), Y = f (X2,X1,X0) = …
m) Welcher Zustand ist beim RS-Flip-Flop verboten?
n) Vereinfachen Sie die Gleichung von y einerseits mittels KV-Diagramm und
andererseits mittels der Methoden der Booleschen Algebra.
o) Analysieren Sie die gegebene Schaltung bis Sie eine vereinfachte Form der
Gleichung Y=f(a,b,c,d) erreicht haben.