Peg_v9c. - Institut für Informatik
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Logikausgang Grundschaltungen in CMOS-Technik +5V Y X GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 49 Logikausgang Grundschaltungen in CMOS-Technik (Tristate) INV +5V Transistor leitet CS X Y CS 0 0 1 1 X 0 1 0 1 Y x x 1 0 GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 50 1 Logikausgang Grundschaltungen in CMOS-Technik Open Drain vergleichbar mit OC +5V Y X GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 51 Logikausgang Grundschaltung mit integriertem Pull UP / Pull Down Widerstand +5V INV CS PU Y X PD GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 52 2 Logikeingang - Grundschaltungen VCC (+5V) Logikeingang Bipolar Technik: Multi-Emitter Transistor NOT Unipolar Technik: Gate eines MOSFET Logik meist schon mit Eingangschaltung realisiert Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin GND (0V) 53 Dioden-Logik AND OR Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 54 3 Transistor-Logik NOT Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 55 Logikschaltungen •Dioden-Widerstands-Logik •Transistor-Widerstands-Logik •Dioden-Transistor-Logik •Transistor-Transistor-Logik Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin DR-Logik TR-Logik DTR-Logik TTL-Logik 56 4 Dioden-Transistor-Logik AND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 57 Dioden-Transistor-Logik Vier Dioden durch einen NPN Multi-Emitter-Transistor ersetzen. Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 58 5 Multi-Emitter-Transistor Kollektor n p Basis n Emitter Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 59 Multi-Emitter-Transistor Kollektor Kollektor n p Basis n n Basis n Emitter Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin Emitter 60 6 Transistor-Transistor-Logik +5V IB 1mA R=4kΩ R=3kΩ Bei Low-Pegel an einem Emitter wird der Transistor leitend. IC 0,6mA Y XN UCE=0,2V IE 1,6mA Der Widerstand im Basiskreis wird so gewählt, dass der Transistor sicher in die Sättigung geht. R=1kΩ An Y liegt dann eine Spannung von ca. 0,2V an. GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 61 Transistor-Transistor-Logik +5V R=4kΩ IE→IC 0,04mA IB 1mA IC→IE 1,04mA R=3kΩ Y XN Transistor wird im Inversmode betrieben ≈0,45V R=1kΩ Bei High-Pegel an einem Emitter wird der Transistor invers Betrieben - Emitter und Kollektor werden vertauscht. An Y liegen auf Grund der Widerstandsteilerwerte ca. 0,45V an. Die Schaltung ist für Logikzwecke so nicht einsetzbar. GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 62 7 Transistor-Transistor-Logik NAND +5V 1 Y sperrt XN 0,2V GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 63 Transistor-Transistor-Logik NAND +5V 0 Y leitet XN 0,7V GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 64 8 Transistor-Transistor-Logik NAND mit Gegentakt-Ausgang +5V XN Y Die Diode schützen die Eingänge vor negativen Eingangsspannungen. GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 65 Transistor-Transistor-Logik NAND in unterschiedlichen Technologien +5V Low-Power-TTL Standart-TTL High-Speed_TTL 40kΩ 4kΩ 2,8kΩ 20kΩ 1,6kΩ 0,76kΩ 500Ω 130Ω 58Ω XN Y 12kΩ 1kΩ 0,47kΩ GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 66 9 Transistor-Transistor-Logik Low Power Schottky +5V Wenn der Transistor nicht in die Sättigung getrieben wird, ist die Ansteuerung wesentlich schneller möglich. Schottky Diode 0,35V Y 0,75V Durch die Schottky Diode erfolgt die Stromübernahme vom Transistor noch 0,4V vor dem Erreichen der Sättigungsspannung des Transistors. GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 67 TTL-Familie Standart-TTL Std-TTL 10ns 10mW/Gatter Advanced-Low-Power-Schottky-TTL ALS-TTL 4ns 1mW/Gatter Advanced-Schottky-TTL AS-TTL 1,5ns 22mW/Gatter Fast-Schottky-TTL F-TTL 2ns 4mW/Gatter High-Power-TTL H-TTL 6ns 22,5mW/Gatter Low-Power-TTL L-TTL 33ns 1mW/Gatter Low-Power-Schottky-TTL LS-TTL 9 2mW/Gatter Schottky-TTL S-TTL 5 20mW/Gatter Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 68 10 Transistor Transistor Logik Zusammenschaltung von Eingang und Ausgang +5V 1mA 1,6mA 0,6mA 1mA Y= 0 1,6mA 0,6mA 3,2mA GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 69 Transistor Transistor Logik Zusammenschaltung von Eingang und Ausgang +5V 1mA 0,04mA 0,08mA Y= 1 1,04mA 1mA 0,04mA 1,04mA GND Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 70 11 Lastfaktoren für Standart-TTL IOL = 10 * IIL 1 0 1 IIL=1,6mA 1 1 0 IIH=0,04mA 1 0 1 IOH=0,4mA 1 1 0 IOL=16mA Ausgang kann 10 Eingänge treiben. Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 71 Ausgangsbelastbarkeit Ein Gatterausgang treibt ... ... X Eingänge der TTL-Familie Std ALS AS F H L LS S Std-TTL 10 20 8 20 8 40 20 8 ALS-TTL 10 20 10 20 4 40 20 10 AS-TTL 10 50 10 50 10 100 50 10 F-TTL 12 25 10 25 10 48 25 10 H-TTL 12 25 10 25 10 50 25 10 L-TTL 2 10 1 10 1 20 10 1 LS-TTL 5 20 8 50 4 40 50 10 S-TTL 12 50 10 50 10 100 50 10 Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 72 12
